78 patentes, modelos y diseños de ADVANCED MICRO DEVICES INC.
ARTICULOS POLIMERICOS CON DISEÑO, APARATO Y METODO PARA PRODUCIR LOS MISMOS.
Secciones de la CIP Física Técnicas industriales diversas y transportes
(16/12/2006). Inventor/es: VANBUSKIRK, MICHAEL, A., FANG, TZU-NING, BILL, COLIN, S., LAN, ZHIDA. Clasificación: G01B7/03, B05B15/04, B29C59/02.
Un artículo de espuma de polímero que tiene un diseño de superficie aplicado al artículo, caracterizado porque el artículo comprende una espuma compresible elásticamente en la que el diseño de superficie es formado cuando una zona de la espuma es deformada bajo presión hasta una forma deseada, de manera que, cuando se retira la presión, el artículo está formado con la forma deseada con el diseño de superficie producido en la zona deformada.
APARATO Y PROCEDIMIENTO DE REPOSICION A CERO MEDIANTE LA SELECCION EXTENDIDA DE CHIP.
Secciones de la CIP Electricidad Física
(16/03/2001). Ver ilustración. Inventor/es: BAQAI, IMRAN, MILLER, MERLE, L. Clasificación: H04M3/00, G06F1/24.
CIRCUITO DE RESET CON UNA SEÑAL DE CHIP SELECT EXTENDIDA QUE GENERA UNA SEÑAL DE RESET PARA UN DISPOSITIVO TAL COMO UN SLAC UTILIZANDO LA LINEA DE CHIP SELECT. CUANDO LA LINEA DE CHIP SELECT HA SIDO MANTENIDA EN ESTADO ACTIVO POR, AL MENOS, UNA CANTIDAD DE TIEMPO PREDETERMINADA CORRESPONDIENTE A VARIOS IMPULSOS DE RELOJ DE DATOS, SE GENERA UNA SEÑAL DE RESET PARA INICIALIZAR EL DISPOSITIVO. EL NUMERO DE IMPULSOS DE RELOJ DE DATOS ES MAYOR QUE EL NUMERO DE IMPULSOS DE RELOJ DE DATOS UTILIZADOS PARA SINCRONIZAR UNA PALABRA DE DATOS ENTRANTE AL DISPOSITIVO EN MODO NORMAL DE OPERACION.
DECODIFICADOR DE INSTRUCCIONES.
(16/05/2000) UN MICROPROCESADOR SUPERESCALAR QUE LLEVA A CABO OPERACIONES EN BASE A UNA PLURALIDAD DE INSTRUCCIONES EN CADA UNA DE SUS ETAPAS DE BUSQUEDA, DECODIFICACION, EJECUCION Y REESCRITURA. PARA SOPORTAR TALES OPERACIONES, EL MICROPROCESADOR SUPERESCALAR INCLUYE UN EQUIPO DE ENVIO QUE INCLUYE UNA CACHE DE INSTRUCCIONES PARA LA BUSQUEDA DE BLOQUES DE INSTRUCCIONES QUE INCLUYEN UNA PLURALIDAD DE INSTRUCCIONES Y UN DECODIFICADOR DE INSTRUCCIONES QUE DECODIFICA Y ENVIA LAS INSTRUCCIONES A UNAS UNIDADES FUNCIONALES PARA SU EJECUCION. EL DECODIFICADOR DE INSTRUCCIONES APLICA CRITERIOS DE ENVIO A LAS INSTRUCCIONES SELECCIONADAS DE CADA UNO DE LOS BLOQUES…
MICROPROCESADOR MULTIPROGRAMADO CONFIGURADO PARA EJECUTAR RUTINAS DE SERVICIO DE INTERRUPCIONES COMO UN PROGRAMA.
(16/05/2000) SE SUMINISTRA UN MICROPROCESADOR QUE INCLUYE UN ARCHIVO DE CONTEXTO CONFIGURADO PARA ALMACENAR MULTIPLES CONTEXTOS. EL MICROPROCESADOR PUEDE EJECUTAR MULTIPLES PROGRAMAS, TENIENDO CADA PROGRAMA SU PROPIO CONTEXTO DENTRO DEL MICROPROCESADOR. EN UNA REALIZACION, EL PRESENTA MICROPROCESADOR ES CAPAZ DE EJECUTAR AL MENOS DOS PROGRAMAS CONCURRENTEMENTE: UNA TAREA Y UNA RUTINA DE SERVICIO DE INTERRUPCION. LAS RUTINAS DE SERVICIO DE INTERRUPCIONES PUEDE EJECUTARSE SIN PERTURBAR UN CONTEXTO DE TAREA Y SIN REALIZAR UNA OPERACION DE GRABACION DE CONTEXTO. EN VEZ DE ELLO, LA RUTINA DE SERVICIO DE INTERRUPCION ACCEDE A UN CONTEXTO QUE ES INDEPENDIENTE DEL CONTEXTO DE LA…
UNIDAD DE CONTROL DE MEMORIA Y UNIDAD DE MEMORIA.
(01/04/2000) UNA UNIDAD DE CONTROL DE MEMORIA PARA UTILIZAR EN UN SISTEMA DE MEMORIA QUE INCLUYE UNA VARIEDAD DE BANCOS DE MEMORIA, SE DISPONE PARA GENERAR UNA DIRECCION DE COLUMNA Y DE FILA Y UNAS SEÑALES DE DIRECCION, EN UNA BASE CICLO A CICLO, EN RESPUESTA A UNA DIRECCION DE MEMORIA INTERMEDIA Y DE SEÑALES DE CONTROL PROVISTAS DE UN COMPARADOR DE BANCOS DE MEMORIA QUE INDICA SI ES O NO VALIDA UNA DIRECCION DE MEMORIA, CUAL DE LOS BANCOS DE MEMORIA ESTA SIENDO DIRECCIONADO, EL TIPO DE BANCO QUE ESTA SIENDO DIRECCIONADO, Y SI ES POSIBLE O NO INTERFOLIAR LOS BANCOS DE MEMORIA. LA UNIDAD DE CONTROL DE MEMORIA INCLUYE UN ASIGNADOR DE…
PUERTOS DE DATOS DE ENTRADA/SALIDA.
Sección de la CIP Electricidad
(16/03/2000). Inventor/es: MULLINS, JACQUELINE, PETERSON, JOSEPH W., BARTKOWIAK, JOHN, HENDRICKSON, ALAN F. Clasificación: H03M9/00.
LA PRESENTE INVENCION DESCRIBE UN CIRCUITO DE PUERTOS DE DATOS DE ENTRADA/SALIDA, QUE CONECTA UN BUS DE DATOS PARALELO CON UN BUS DE DATOS EN SERIE DE ENTRADA Y UN BUS DE DATOS EN SERIE DE SALIDA. EL PUERTO DE DATOS DE ENTRADA/SALIDA ES SELECTIVAMENTE OPERABLE EN EL MODO LINEAL O EN EL MODO POR BUFFERS (CIRCUITOS INTERMEDIOS O MEMORIA BUFFER). EL PUERTO DE ENTRADA/SALIDA SE COMPONE DE UN REGISTRO DE INTERFAZ QUE ESTA CONECTADO A UN BUS DE DATOS PARALELOS, UN BUS DE ENTRADA EN SERIE Y UN BUS DE SALIDA EN SERIE; UN REGISTRO PROVISIONAL QUE ESTA CONECTADO EN SERIE AL REGISTRO DE INTERFAZ; UN REGISTRO DE SALIDA QUE ESTA CONECTADO EN PARALELO AL REGISTRO PROVISIONAL Y CONECTADO EN SERIE A UN BUS EN SERIE; Y UN REGISTRO DE ENTRADA, QUE ESTA CONECTADO EN PARALELO AL REGISTRO PROVISIONAL Y EN SERIE A UN BUS EN SERIE.
LECTOR DE CODIGO DE BARRAS Y METODO CORRESPONDIENTE.
Sección de la CIP Física
(16/02/2000). Ver ilustración. Inventor/es: HANSEN, JOHN, P. Clasificación: G06K7/10.
LA PRESENTE INVENCION SE REFIERE A UN SENSOR QUE DISPONE DE UNA ENTRADA Y UNA SALIDA; ESTA ULTIMA PRODUCE UNA TRANSICION DE SEÑAL CUANDO LA ENTRADA DEL SENSOR ATRAVIESA UNA MARCA DISPUESTA DENTRO DE UN CONJUNTO DE MARCAS DE DIFERENTES ANCHURAS. SE ACOPLA UNA UNIDAD LOGICA QUE PRODUCE UNA SEÑAL DE INTERRUPCION Y UNA SEÑAL DE CONTROL DE TEMPORIZACION DURANTE LA TRANSICION DE SEÑAL. SE AÑADE UN MICROCONTROLADOR CON CONTROL DE INTERRUPCIONES Y DE TEMPORIZACION QUE PROCESA UN PRIMER VALOR DE TIEMPOS Y QUE INCORPORA UN SEGUNDO VALOR DE TIEMPOS, UNA VEZ QUE RECIBE LA SEÑAL DE INTERRUPCION Y LA SEÑAL DE CONTROL DE TEMPORIZACION DESDE LA UNIDAD LOGICA.
DESCODIFICADOR DE INSTRUCCIONES MULTIPLES.
(16/07/1999) SE DESCRIBE UN DESCODIFICADOR DE INSTRUCCIONES MULTIPLES QUE UTILIZA ARBITRAJE PARA DISMINUIR CONFLICTOS DE PUERTOS PARA PUERTOS DE LECTURA DISPONIBLES M POR OPERANDOS DE REGISTRO N, DONDE M ES MENOR QUE N. EN PARTICULAR, EL DESCODIFICADOR DE INSTRUCCIONES MULTIPLES INCLUYE UN CERROJO O BLOQUEO DE ENTRADA PARA RECIBIR UNA PLURALIDAD DE INSTRUCCIONES LOGICAS, DONDE LA PLURALIDAD DE INSTRUCCIONES LOGICAS INCLUYEN IDENTIFICADORES DE OPERANDOS DE REGISTRO B; LOGICA DE ARBITRAJE ACOPLADA AL CERROJO O BLOQUEO DE ENTRADA PARA ARBITRAR CONFLICTOS DE PUERTOS DE LECTURA MEDIANTE LOS IDENTIFICADORES DE OPERANDOS DE REGISTRO N, PARA PUERTOS DE LECTURA DISPONIBLES DE M (DONDE M ES MENOR QUE N), BASADA EN LOS DATOS…
DISPOSITIVOS CON IMPLANTACIONES EN EL CANAL DEL LADO DEL DRENADOR.
(16/07/1999) SE PREVE UN DISPOSITIVO MOS QUE TIENE UN IMPLANTE LATERAL DE FUENTE O DE DRENAJE DENTRO DE LA REGION DE CANAL CON EL FIN DE MINIMIZAR LOS EFECTOS DE CANAL CORTOS. LOS IMPLANTES DENTRO DE LA REGION DE CANAL SE REALIZA USANDO TECNICAS CONVENCIONALES DE TRATAMIENTO, DONDE EL IMPLANTE DE CANAL SE DIRIGE SUSTANCIALMENTE PERPENDICULAR A LA SUPERFICIE SUPERIOR DEL SUSTRATO. NO SE REQUIEREN NUMEROSOS PASOS DE ENMASCARAMIENTO Y DE REORIENTACION DEL SUSTRATO. ADICIONALMENTE, LA MASCARA DE IMPLANTE LATERAL DE FUENTE O DE DRENAJE PUEDE FORMARSE A PARTIR DE MASCARAS YA EXISTENTES E INCORPORARSE DENTRO DE UN FLUJO DE TRATAMIENTO ESTANDAR PARA BIEN UN DISPOSITIVO MOS ESTANDAR O UNA RED DE MEMORIA QUE COMPRENDE UNA POLISILICIO DE DOBLE NIVEL. SI SE…
CIRCUITO DE CONTADORES DE 7 A 3.
Sección de la CIP Física
(01/07/1999). Inventor/es: PARMAR, VIJAY, MEHTA, MAYUR. Clasificación: G06F7/60.
UN CONTADOR 7 A 3 AÑADE SIETE ENTRADAS DIGITALES TODAS CON UN PESO X Y OFRECE UN SUMA DE TRES BIT QUE INCLUYE UN BIT DE SUMA CON UN PESO X, UN PRIMER BIT DE LLEVADA CON UN PESO 2X Y UN SEGUNDO BIT DE LLEVADA CON UN PESO 4X. EL CONTADOR INCLUYE SIETE ENTRADAS DISPUESTAS EN ORDEN CONSECUTIVO PARA RECIBIR UN NIVEL DE SEÑAL BINARIA 0 O BINARIA 1 EN CADA UNA LAS ENTRADAS. SE ACOPLA UN PRIMER SISTEMA DE CIRCUITO A TODAS LAS ENTRADAS Y HACE QUE EL BIT DE SUMA SEA SENSIBLE A LOS NIVELES BINARIOS DE LAS ENTRADAS. SISTEMAS DE CIRCUITO SEGUNDO, TERCERO Y CUARTO OFRECEN BITS DE LLEVADA PRIMERO SEGUNDO Y TERCERO. UN SUMADOR TOTAL INCLUYE UNA PRIMERA SALIDA DE LLEVADA Y UNA SEGUNDA SALIDA DE LLEVADA Y DISPONE EL PRIMER BIT LLEVADA EN LA PRIMERA SALIDA DE LLEVADA Y EL SEGUNDO BIT DE LLEVADA EN LA SEGUNDA SALIDA DE LLEVADA SENSIBLE A LOS NIVELES BINARIOS DEL PRIMER, SEGUNDO Y TERCERO BITS DE LLEVADA INTERMEDIOS.
SISTEMA DE TEMPORIZACION SINCRONA MEJORADA PARA MICROPROCESADOR.
(01/07/1999) SE PRESENTA UN SISTEMA TEMPORIZADOR PARA UTILIZARLO CON UN MICROPROCESADOR PARA INICIAR LAS SALIDAS DEL MICROPROCESADOR EN UN MUESTREO DE ENTRADA DESDE UN BUS EXTERNO SINCRONIZADO CON UN RELOJ TEMPORIZADOR DEL BUS. EL SISTEMA TEMPORIZADOR PUEDE FUNCIONAR EN UN PRIMER MODO PARA GENERAR INTERNAMENTE EL RELOJ TEMPORIZADOR DEL BUS Y EN UN SEGUNDO MODO PARA SER ACTIVADO DESDE UN RELOJ TEMPORIZADOR DEL BUS GENERADO EXTERNAMENTE. EN EL PRIMER MODO, EL SISTEMA TEMPORIZADOR GENERA UN PRIMER Y UN SEGUNDO RELOJ TEMPORIZADOR DE FASE INVERSA QUE RESPONDE A UNA FUENTE DE RELOJ EXTERNA Y GENERA INDEPENDIENTEMENTE EL RELOJ DE TEMPORIZACION GENERADO INTERNAMENTE CON LOS FLANCOS ASCENDENTES DEL RELOJ TEMPORIZADOR DEL BUS COINCIDIENDO CON LOS…
MICROPROCESADOR QUE UTILIZA UN CAMPO DE INSTRUCCION PARA ESPECIFICAR FUNCIONALIDAD EXTENDIDA.
Sección de la CIP Física
(01/06/1999). Ver ilustración. Inventor/es: DUTTON, DREW, J., CHRISTIE, DAVID, S. Clasificación: G06F9/318.
SE DESCRIBE UN MICROPROCESADOR QUE EXPANDE LA FUNCIONALIDAD O RENDIMIENTO DE UNA ARQUITECTURA IMPLEMENTADA DE MANERA TRANSPARENTE O NO TRANSPARENTE. EL MICROPROCESADOR ESTA CONFIGURADO PARA DETECTAR LA PRESENCIA DE PREFIJOS DE PRIORIDAD DE SEGMENTOS EN SECUENCIAS DE CODIGO DE INSTRUCCIONES QUE SE EJECUTAN EN UN MODO DE MEMORIA PLANA Y USAR EL VALOR DEL PREFIJO PARA CONTROLAR FUNCIONES INTERNAS O EXTERNAS. ADICIONALMENTE, EL MICROPROCESADOR SE PUEDE CONFIGURAR PARA INDICAR UN CAMBIO O MODIFICACION DE LA EJECUCION NORMAL DE LAS INSTRUCCIONES QUE SIGUEN. SE MUESTRAN MUCHAS REALIZACIONES QUE USAN PREFIJOS DE PRIORIDAD DE SEGMENTO PARA EXPANDIR EL RENDIMIENTO O CAPACIDAD DEL MICROPROCESADOR. SE PUEDE MANTENER COMPATIBILIDAD HACIA ATRAS CON IMPLEMENTACIONES MAS ANTIGUAS QUE LA ARQUITECTURA X86 CUANDO SE IMPLEMENTAN REALIZACIONES TRANSPARENTES.
SISTEMA DE ORDENADOR MEJORADO.
(16/12/1998) SE SUMINISTRA UN SISTEMA DE ORDENADOR QUE INCLUYE UN NUCLEO DE MICROPROCESADOR QUE TIENE UNA LINEA DE INTERRUPCION ICE PARA SOPORTAR UN MODO DE EMULACION DEL SISTEMA DE ORDENADOR. UNA UNIDAD DE CONTROL DE INTERRUPCIONES ESTA ACOPLADA A LA LINEA DE INTERRUPCION ICE DEL NUCLEO DEL MICROPROCESADOR, Y CONTROLA UNA UNIDAD DE CONTROL DE MEMORIA DE ACUERDO CON LAS ASEVERACIONES DE UNA SEÑAL DE INTERRUPCION DE "DEPURACION" EXTERNA Y UNA SEÑAL DE INTERRUPCION SMM (MODO DE ADMINISTRACION DEL SISTEMA) EXTERNA. DURANTE EL FUNCIONAMIENTO NORMAL, EL NUCLEO DEL MICROPROCESADOR EJECUTA CODIGO FUERA DE UNA REGION DE MEMORIA "NORMAL" DE UNA MEMORIA DEL SISTEMA ACOPLADA A LA UNIDAD DE CONTROL DE MEMORIA. SI SE ASEGURA UNA SEÑAL DE INTERRUPCION DE DEPURACION MIENTRAS QUE EL NUCLEO DEL MICROPROCESADOR ESTA FUNCIONANDO EN SU MODO NORMAL, LA UNIDAD DE CONTROL…
PROTECCION DE DATOS MEJORADA Y METODO PARA MANEJAR ERRORES DE MEMORIA DURANTE SU COPIA.
Sección de la CIP Física
(16/12/1998). Inventor/es: HORNE, STEPHEN C. Clasificación: G06F11/00, G06F12/08.
UNA PROTECCION DE DATOS Y METODO PARA MANEJAR LOS ERRORES DURANTE LA COPIA DE DATOS DESDE UNA MEMORIA INTERMEDIA DE ESCRITURA DE PROTECCION DE DATOS HACIA UNA MEMORIA EXTERNA EN UN SISTEMA DE PROCESAMIENTO QUE INCLUYE UN PROCESADOR. CUANDO LOS DATOS SOLICITADOS POR EL PROCESADOR EN UN LUGAR DE ALMACENAMIENTO DIRIGIDO DE LA PROTECCION DE DATOS SON DATOS VALIDOS, MODIFICADOS, Y DISTINTOS DE LOS DATOS SOLICITADOS POR EL PROCESADOR, LOS DATOS SE TRANSFIEREN PRIMERO A LA MEMORIA INTERMEDIA DE ESCRITURA DE PROTECCION DE DATOS Y LUEGO SE REGISTRAN EN LA MEMORIA EXTERNA DESPUES DE QUE LOS DATOS SOLICITADOS HAYAN SIDO EXTRAIDOS DE LA LINEA COMUN DE MEMORIA. SI SE PRODUCE CUALQUIER ERROR DURANTE LA COPIA DE LOS DATOS DESDE LA MEMORIA INTERMEDIA A LA MEMORIA EXTERNA, LOS DATOS SE TRANSFIEREN DESDE LA MEMORIA INTERMEDIA AL LUGAR DE ALMACENAMIENTO DE LA PROTECCION DE DATOS A LA QUE ORIGINARIAMENTE SE HABIA DIRIGIDO EL PROCESADOR ANTES DE QUE LA LINEA DE MEMORIA SEA DESCONECTADA.
DISPOSITIVOS DE IMPLANTACION IONICO.
(16/12/1998) SE PROPORCIONA UN DISPOSITIVO PERFECCIONADO, DE IMPLANTACION DE IONES, QUE TIENE INTERFAZ PROGRAMABLE Y GRAFICO DEL USUARIO. EL DISPOSITIVO DE IMPLANTACION PUEDE TENER ACCESO DESDE UN ORDENADOR REMOTO TAL COMO UN ORDENADOR PERSONAL PC/XT/AT COMPATIBLE CON IBM PARA QUE PUEDA TENER ACCESO UN OPERADOR, Y CONTROLAR Y MONITORIZAR EL DISPOSITIVO DE IMPLANTACION DESDE UNA POSICION REMOTA. SE PUEDEN CAMBIAR O MODIFICAR VARIAS SEÑALES DE CONTROL ASOCIADAS CON LA OPERACION DE INJERTO, DE CONFORMIDAD CON LOS PARAMETROS DE IMPLANTACION ALMACENADOS EN EL ORDENADOR. CADA VEZ QUE SE HAYA DE PROCESAR UN LOTE DE OBLEAS (MONOCRISTAL…
DISPOSITIVO DE CONTEO BIDIRECCIONAL.
(16/06/1998) UN APARATO PARA CONTAR EVENTOS DE UNA ENTRADA PARTICULAR DURANTE UNA PLURALIDAD DE PERIODOS SUCESIVOS. EL APARATO COMPRENDE UN TERMINAL DE ENTRADA PARA RECIBIR LA ENTRADA,UN CIRCUITO GENERADOR DE SEÑAL DE DISPARO PARA GENERAR UNA SEÑAL DE DISPARO PARA MARCAR LA PLURALIDAD DE PERIODOS, Y UNA PLURALIDAD DE N CIRCUITOS DE CELULAS CONTADORAS (16{SUB,0},....16{SUB ,N}) PARA EFECTUAR EL RECUENTO EN N BITS. CADA CIRCUITO DE CELULAS CONTADORAS GENERA AL MENOS UNA SALIDA DE BITS (Q{SUB,I}), UNA SALIDA DE DISPARO RESPECTIVA (T{SUB,I}), Y SALIDA PORTADORA RESPECTIVA (C{SUB,I}). LOS CIRCUITOS DE CELULA CONTADORA (16{SUB,O),....16{SUB ,N}) ESTAN DISPUESTOS EN ORDEN JERARQUICO A PARTIR DE UN CIRCUITO DE CELULA CONTADOR MENOS SIGNIFICANTE…
MONITOR DE TABLERO NUMERICO.
Secciones de la CIP Electricidad Física
(16/06/1998). Inventor/es: GULICK, DALE E. Clasificación: H04M1/00, G06F1/32, H04M1/26.
UN MONITOR DE TABLERO NUMERICO QUE CONTROLA LA CONDICION DE VARIOS CONMUTADORES DE UN TABLERO NUMERICO ES PUESTO EN FUNCIONAMIENTO COMO RESPUESTA A SEÑALES DE RELOJ RECIBIDAS DESDE UNA FUENTE DE RELOJ EXTERNA Y SE DESACTIVA EN AUSENCIA DE LAS SEÑALES DE RELOJ. EL MONITOR DE TABLERO NUMERICO INCLUYE UN MONITOR DE CONTROL DE LLAVE QUE DETECTA EL CIERRE DE CUALQUIER CONMUTADOR DE TABLERO NUMERICO PARA FACILITAR UNA PRIMERA SEÑAL DE SALIDA, UN DETECTOR DE RELOJ PARA DETECTAR LA AUSENCIA E SEÑALES DE RELOJ Y PROPORCIONAR UNA SEGUNDA SEÑAL DE SALIDA Y CUALQUER LOGICA DE SALIDA DE MANIPULADOR CERRADO QUE RESPONDE A LAS SEÑALES DE SALIDA PRIMERA Y SEGUNDA PARA FACILITAR UNA SEÑAL DE ACTIVACION. LA SEÑAL DE ACTIVACION HACE QUE LA FUENTE DE RELOJ EXTERNA FACILITE AL MONITOR DE TABLERO NUMERICO LAS SEÑALES DE RELOJ PARA ACTIVAR EL MONITOR DE TABLERO NUMERICO.
APARATO PARA GENERAR UNA SEÑAL DE SALIDA SINUSOIDAL.
(16/05/1998) SE MUESTRA UN APARATO PARA GENERAR UNA SEÑAL DE SALIDA EN REPUESTA A UNA SEÑAL DE ENTRADA QUE POSEE UN NIVEL DE ENTRADA VARIABLE. LA SEÑAL DE SALIDA POSEE UNA FRECUENCIA DE SALIDA QUE VARIA PARA REPRESENTAR VARIACIONES EN EL NIVEL DE ENTRADA. EL APARATO COMPRENDE UN CIRCUITO DE PROCESAMIENTO PARA EJECUTAR UN ALGORITMO DE PROCESAMIENTO DE SEÑAL DIGITAL PARA GENERAR SEÑALES DE CONTROL EN RESPUESTA A LA SEÑAL DE ENTRADA, CUYAS SEÑALES DE CONTROL SON REPRESENTATIVAS DEL NIVEL DE ENTRADA VARIABLE, Y CIRCUITO DE OSCILADOR PARA GENERAR LA SEÑAL DE SALIDA EN RESPUESTA A SEÑALES DE CONTROL. LAS SEÑALES DE CONTROL INCLUYEN UNA SEÑAL DE CONTROL PRIMERA QUE REPRESENTA…
CIRCUITO DE MICROPROCESADOR QUE TIENE DOS SEÑALES DE TEMPORIZACION.
Sección de la CIP Física
(01/05/1998). Inventor/es: GANAPATHY, GOPI. Clasificación: G06F1/08.
SE PREVE UN CIRCUITO DE MICROPROCESADOR QUE PERMITE QUE LA VELOCIDAD DEL RELOJ DE MICROPROCESADOR INTERNO VARIE DEPENDIENDO DE UN REGISTRO QUE PUEDE SER PROGRAMADO POR PROGRAMA INFORMATICO. ADEMAS, EL CAMPO DE TRANSMISION DEL GENERADOR DE RELOJ INTERNO PUEDE SER VARIADO DE MANERA SIMILAR POR PROGRAMACION INFORMATICA. EL PROGRAMADOR O USUARIO DEL MICROPROCESADOR PUEDE CAMBIAR LA VELOCIDAD DE RELOJ INTERNO DE MANERA QUE EL MICROPROCESADOR OPERA EN UNA PRIMERA FRECUENCIA O EN UNA SEGUNDA FRECUENCIA DEPENDIENDO DE LOS REQUISITOS DE PRESTACION. UNA FRECUENCIA MAS BAJA DE OPERACION PUEDE SER ELEGIDA PARA UN CONSUMO DE ENERGIA BAJO Y EMI BAJO, MIENTRAS QUE UNA FRECUENCIA MAS ALTA DE OPERACION PUEDE SER ELEGIDA PARA APLICACIONES DE GRANDES PRESTACIONES E INTENSIVAS DE CALCULO.
APARATO PARA CONTROLAR EL ACCESO A UN BUS DE DATOS.
(01/04/1998) UN APARATO PARA UTILIZAR CON UN SISTEMA DE ORDENADOR PRINCIPAL PARA CONTROLAR EL ACCESO HACIA UN PRIMER BUS DE DATOS QUE SE ENCUENTRA EN EL EXTERIOR DEL SISTEMA DE ORDENADOR PRINCIPAL Y CUYO PRIMER BUS DE DATOS ESTA OPERATIVAMENTE CONECTADO CON UN SEGUNDO BUS DE DATOS INTERNO AL SISTEMA DE ORDENADOR PRINCIPAL. EL APARATO COMPRENDE UNA UNIDAD DE PROCESAMIENTO LOCAL CONFIGURADA SUSTANCIALMENTE IGUAL QUE LA UNIDAD DE PROCESAMIENTO PRINCIPAL Y ESTA GUIADA POR UN PROGRAMA LOCAL INDEPENDIENTE DISTINTO DEL PROGRAMA DE PROCESAMIENTO PRINCIPAL QUE GUIA A LA UNIDAD DE PROCESAMIENTO PRINCIPAL. EL APARATO COMPRENDE TAMBIEN, UN CIRCUITO DE PROCESAMIENTO SUPLEMENTARIO PARA PROCESAR LA INFORMACION, DICHO CIRCUITO SUPLEMENTARIO…
METODO Y APARATO PARA LA ACELERACION DE LAS INSTRUCCIONES DE RAMIFICACION.
Sección de la CIP Física
(16/03/1998). Inventor/es: JOHNSON, WILLIAM MICHAEL. Clasificación: G06F9/38.
SE DESCRIBE UN PROCESADOR SUPER-ESCALAR EN EL QUE SE PROPORCIONA LA INFORMACION DE PREDICCION DE RAMIFICACION DENTRO DE UNA MEMORIA DE CACHE DE INSTRUCCIONES. CADA BLOQUE DE CACHE DE INSTRUCCIONES ALMACENADO EN LA MEMORIA DE CACHE DE INSTRUCCIONES INCLUYE CAMPOS DE INFORMACION DE PREDICCION DE RAMIFICACION ADEMAS DE LOS CAMPOS DE INSTRUCCION, QUE INDICAN LA DIRECCION DEL SUCESOR DEL BLOQUE DE INSTRUCCION Y LA INFORMACION QUE INDICA LA UBICACION DE UNA INSTRUCCION DE RAMIFICACION DENTRO DEL BLOQUE DE INSTRUCCION. ASI, EL SIGUIENTE BLOQUE DE CACHE PUEDE CARGARSE FACILMENTE SIN ESPERAR QUE UN DECODIFICADOR O UNIDAD DE EJECUCION INDIQUE QUE SE REALICE LA ACCION DE CARGA APROPIADA.
METODO MEJORADO DE PLANARIZACION DE TOPOLOGIAS EN ESTRUCTURAS DE CIRCUITOS INTEGRADOS.
(01/03/1998) SE EXPONE UN METODO PARA HACER UNA ESTRUCTURA DE CIRCUITOS INTEGRADOS MUY PLANA QUE TIENE DEPOSITADAS PARTES DE OXIDO PLANAS CON RESPECTO AL NIVEL DE PARTES ADYACENTES DE LA ESTRUCTURA DEL CIRCUITO INTEGRADO, QUE COMPRENDE: DEPOSITAR, SOBRE UNA ESTRUCTURA DE CIRCUITO INTEGRADO QUE TIENE UNAS PRIMERAS PARTES A ALTURA SUPERIOR QUE EL RESTO DE LA ESTRUCTURA DE CIRCUITO INEGRADO, UNA CAPA DE OXIDO CONFORMADO QUE TIENE UN GROSOR QUE EXCEDE LA ALTURA DE LAS CITADAS PRIMERAS PARTES POR ENCIMA DEL RESTO DE LA ESTRUCTURA DEL CIRCUITO INTEGRADO; FORMAR UNA CAPA DE MASCARA CON PATRON SOBRE LA CITADA CAPA DE OXIDO DEPOSITADA CON UNA O MAS APERTURAS EN ESTA A NIVEL CON LAS PRIMERAS PARTES DE ALTURA SUPERIOR DE LA ESTRUCTURA DE CICUITO INTEGRADO; ATACAR QUIMICAMENTE PARTES EXPUESTAS…
DISCRIMINACION Y SUPRESION DE RUIDO DE LA SEÑAL ENTRANTE.
(16/01/1998) UN APARATO Y METODO PARA DISCRIMINAR Y ELIMINAR RUIDO DENTRO DE UNA SEÑAL ENTRANTE QUE PROPORCIONA UNA PRIMERA UNIDAD PROCESADORA DE SEÑAL PARA PROCESAR LA SEÑAL ENTRANTE PARA GENERAR UNA PRIMERA SEÑAL DE REPETICION QUE REPRESENTA UN NIVEL MEDIO DE DIFERENCIA DE SEÑAL DE LA SEÑAL ENTRANTE; UNA SEGUNDA UNIDAD PROCESADORA DE SEÑAL PARA PROCESAR LA PRIMERA SEÑAL DE REPETICION PARA GENERAR UNA SEGUNDA SEÑAL DE REPETICION QUE REPRESENTA ASPECTO ESPECIFICOS DE LA PRIMERA SEÑAL DE REPETICION; UNA UNIDAD DE PREDICCION PARA GENERAR UN VALOR PREDICHO PARA LA SEGUNDA SEÑAL DE REPETICION DESDE MUESTRAS ANTERIORES DE LA SEGUNDA SEÑAL DE REPETICION; UNA UNIDAD LOGICA PARA DETERMINAR UNA DIFERENCIA DE UMBRAL ENTRE LA SEGUNDA SEÑAL DE REPETICION Y EL VALOR PREDICHO, GENERANDO LA UNIDAD LOGICA UNA SALIDA LOGICA…
APARATO REGULADOR PARA REDES TEMPORIZADAS INDEPENDIENTEMENTE.
(01/11/1997) SE DESCRIBEN UN METODO Y UN APARATO PARA PRESERVAR UN INTERVALO ENTRE PAQUETES MINIMO O MAXIMO EN UNA RED DE DATOS TEMPORIZADA INDEPENDIENTEMENTE, TIPICAMENTE UNA RED QUE SIGUE EL ESTANDAR ANSI-FDDI. SE COLOCA UN REGULADOR POR DELANTE DE CADA SEPARADOR ELASTICO EN LA RED. EL REGULADOR DETECTA LA PRESENCIA DE PREAMBULOS CORTOS EN UNA CORRIENTE DE FLUJO ASCENDENTE DE BYTES, ES DECIR AQUELLOS CON MENOS DE UN NUMERO MINIMO DE BYTES LIBRES, E INSERTA UN NUMERO NA ADICIONAL DE BYTES LIBRES EN DICHOS PREAMBULOS. LOS BYTES QUE LLEGAN A CONTINUACION SE RETARDAN UN NUMERO NA DE BYTES DE PERIODOS DE RELOJ ALMACENANDOLOS, EN EL DISEÑO PREFERIDO, EN UNA SECUENCIA DE REGISTROS FIFO. A FIN DE ESTAR DISPONIBLE PARA ALARGAR OTROS PREAMBULOS CORTOS CUANDO LLEGAN, EL REGULADOR TAMBIEN DETECTA LA LLEGADA DE PREAMBULOS LARGOS, ES DECIR,…
AMPLIFICADOR DE UNA FUENTE DE TENSION.
(01/11/1997) UN TRANSMISOR PARA CONVERTIR UNA SEÑAL DIGITAL BINARIA EN UNA SEÑAL PSEUDOTERNARIA EN UN PRIMER Y UN SEGUNDO NODO DE SALIDA PARA FORMAR TENSIONES DE SALIDA DIFERENCIALES QUE INCLUYE UN CIRCUITO AMPLIFICADOR DE LA FUENTE DE CORRIENTE , UN PRIMER CIRCUITO AMPLIFICADOR DE LA FUENTE DE TENSION Y UN SEGUNDO CIRCUITO AMPLIFICADOR DE LA FUENTE DE TENSION . EL CIRCUITO AMPLIFICADOR DE LA FUENTE DE CORRIENTE RESPONDE A UNA CORRIENTE DE REFERENCIA PARA GENERAR UNA PRIMERA CORRIENTE IMPULSORA Y UNA SEGUNDA CORRIENTE IMPULSORA. EL PRIMER CIRCUITO AMPLIFICADOR DE LA FUENTE DE TENSION RESPONDE A UNA TENSION DE REFERENCIA, UNA PRIMERA SEÑAL DE CONTROL DIGITAL, UNA SEGUNDA SEÑAL DE CONTROL DIGITAL Y A LA PRIMERA CORRIENTE IMPULSORA PARA IMPULSAR AL PRIMER NODO DE SALIDA A LA TENSION DE REFERENCIA CUANDO LA SEGUNDA…
ALMACEN DE MEMORIA DIRECCIONABLE.
Sección de la CIP Física
(16/10/1997). Inventor/es: YOSHIDA, HIROSHI, CHUANG, PATRICK T., YAU, ROBERT L., WANG, MOON-YEE. Clasificación: G06F17/30, G11C15/00.
UN SISTEMA DE MEMORIA DIRECCIONABLE INCLUYE UNA LINEA DE CELULAS DE MEMORIA DISPUESTAS EN FILAS Y COLUMNAS EN UN ALMACEN DE CELULAS DE N BITS POR M PALABRAS, CON N BITS POR PALABRA, Y UN BUS IÑO QUE TIENE UNA CAPACIDAD DE S BITS, SIENDO N UN MULTIPLO DE S, UN MODO GENERADOR PARA GENERAR UN CONJUNTO DE COMANDOS, QUE INCLUYEN UN COMANDO DE ESCRITURA, OTRO DE LECTURA, Y OTRO DE LECTURA DEL ESTADO, QUE SE CODIFICAN EN S BITS O MENOS, Y MEDIOS DE MULTIPLEXION PARA SUMINISTRAR LOS COMANDOS SELECCIONADOS DE LOS COMANDOS DEL BUS IÑO.
Sección de la CIP Electricidad
(16/10/1997). Inventor/es: GUO, BIN. Clasificación: H03K5/13.
UN METODO Y APARATO DE LINEA DE RETARDO DE AUTOCALIBRACION CONTROLADA TOTALMENTE DE MANERA DIGITAL QUE SIMULA UNA LINEA DE RETARDO IDENTIFICANDO CONTINUAMENTE EL TERMINAL EN UNA POSICION FISICA EN DICHA LINEA DE RETARDO (ESP) QUE ES LA LOCALIZACION EXACTA EN LA QUE UNA SEÑAL QUE ATRAVIESA DICHA LINEA DE RETARDO ES DESFASADA 360 GRADOS RESPECTO DE DICHA ENTRADA DE DETECTOR DE FASE Y MEDIOS PARA CONECTOR DICHO TERMINAL ECP A LA PRIMERA ETAPA DE DICHA LINEA DE RETARDO.
APARATO PARA LA SINTONIZACION ADAPTATIVA DE UNA SEÑAL PERIODICA RECIBIDA.
Sección de la CIP Electricidad
(01/10/1997). Inventor/es: ZHOU, YAN, ASGHAR, SAFDAR M. Clasificación: H04Q1/457.
SE PRESENTA UN APARATO PAR LA SINTONIZACION ADAPTATIVA DE UNA SEÑAL PERIODICA RECIBIDA. EL APARATO EMPLEA PREFERIBLEMENTE TECNICAS DE PROCESAMIENTO DE SEÑAL DIGITALES PARA LA GENERACION ALGORITMICA DE UNA SEÑAL DE SALIDA ESTIMADA SINUSOIDAL, DETERMINA LA DIFERENCIA ENTRE LA SEÑAL DE SALIDA ESTIMADA Y LA SEÑAL RECIBIDA, Y GENERA UNA SEÑAL DE ERROR BASADA EN LA DIFERENCIA ENTRE LA SEÑAL DE SALIDA ESTIMADA Y LA SEÑAL RECIBIDA. EL SEÑAL DE ERROR SE APLICA PARA VARIAR AL MENOS UN FACTOR DE LA DETERMINACION ALGORITMICA DE LA SEÑAL DE SALIDA ESTIMADA DE FORMA APROPIADA PARA REDUCIR EL ERROR ENTRE LA SEÑAL DE SALIDA ESTIMADA Y LA SEÑAL RECIBIDA.
(16/09/1997) UN GENERADOR DE PULSO PARA GENERAR UN PULSO DE SALIDA QUE SE SINCRONIZA A UN PULSO DE RELOJ INTERNO QUE INCLUYE UN CIRCUITO DETECTOR DE PESTILLO , UN PESTILLO MAESTRO , UN PESTILLO DE RELOJ , UN PRIMER MEDIO -PESTILLO DE RELOJ , Y UN CIRCUITO LOGICO DE SALIDA . EL PESTILLO DETECTOR RESPONDE SOLO AL BORDE POSITIVO DEL PULSO SINCRONOMO DE UN ANCHO VARIANTE PARA GENERAR UNA SEÑAL DE DISPARO QUE SE CIERRA A UN NIVEL LOGICO BAJO. EL PESTILLO MAESTRO RESPONDE A LA SEÑAL DE DISPARO PARA GENERAR UNA PRIMERA SEÑAL CERRADA QUE SE CIERRA A UN NIVEL LOGICO ALTO. EL MEDIO DE PESTILLO DE RELOJ RESPONDE A LA PRIMERA…
SUBSISTEMA DE MEMORIA DE BUFFER PARA CONTROLADORES PERIFERICOS, Y METODO.
Sección de la CIP Física
(16/08/1997). Inventor/es: DUJARI, VINEET, SYRIMIS, NICOS. Clasificación: G06F3/06, G06F13/12.
UN SUBSISTEMA DE MEMORIA DE BUFFER PARA UN CONTROLADOR PERIFERICO. SE PROPORCIONA UNA CPU PARA INICIAR LA TRANSFERENCIA DE DATOS. TAMBIEN SE PROPORCIONA UN ADAPTADOR CENTRAL. SE UTILIZA UN BUFFER DE MEMORIA PARA ALMACENAR TEMPORALMENTE LOS DATOS. EL CONTROLADOR PERIFERICO ESTA PREPARADO PARA FUNCIONAR EN UN ENTORNO QUE TENGA AL MENOS DOS BUSES DE COMUNICACIONES DE DATOS: UN BUS DE COMUNICACIONES DE DATOS DE LA CPU CONECTADO ENTRE LA CPU Y EL CONTROLADOR PERIFERICO, Y UN BUS DE COMUNICACIONES DE DATOS DE BUFFER, SEPARADO DEL BUS DE COMUNICACIONES DE DATOS DE LA CPU, Y CONECTADO AL CONTROLADOR PERIFERICO, AL BUFFER DE MEMORIA Y AL ADAPTADOR CENTRAL. DE ESTE MODO SE PROPORCIONA UN MECANISMO PARA PERMITIR A LA CPU EL ACCESO AL BUFFER DE MEMORIA POR MEDIO DEL CONTROLADOR PERIFERICO.
CORRECCION DE RESIDUOS DE BIT EN RECEPTORES DLC.
Secciones de la CIP Electricidad Física
(16/07/1997). Inventor/es: MEHTA, MAYUR M. Clasificación: H04L29/06, G06F5/00.
SE DIFUNDE UN RECEPTOR DE CONTROLADOR DE ENLACE DE DATOS, QUE INCLUYE UNA SERIE DE REGISTROS DE DESPLAZAMIENTO Y UN CONTADOR DE BIT QUE ESTIMA EL NUMERO DE BITS RECIBIDOS. CUANDO SE RECIBE UN EXTREMO DE CARACTER DE UNIDAD DE INFORMACION, EL VALOR EN EL CONTADOR DE BIT QUE REPRESENTA EL RESIDUO DE BIT SE SUMINISTRA A UN CONTADOR DE AJUSTE DE BIT. EL CONTADOR DE AJUSTE DE BIT SE EMPLEA PARA CONTROLAR EL FUNCIONAMIENTO DEL REGISTRO DE DESPLAZAMIENTO QUE CONTIENE EL RESIDUO DE BIT DURANTE UNA OPERACION DE AJUSTE DE BYTE, EN UNA FORMA QUE PERMITE AL REGISTRO DE DESPLAZAMIENTO QUE CONTIENE EL RESIDUO DE BIT, SER SINCRONIZADO HASTA QUE EL VALOR EN EL CONTADOR DE AJUSTE DE BIT SEA INDICATIVO DEL NUMERO DE BITS EN UN BYTE DEFINIDO. POR LO TANTO, EL RESIDUO DE BIT SE DESPLAZA SERIALMENTE HASTA QUE SE RELLENA EL BIT MAS SIGNIFICATIVO DEL REGISTRO DE DESPLAZAMIENTO. ADEMAS, SE FACILITA UN MECANISMO PARA CARGAR CEROS DENTRO DEL REGISTRO DE DESPLAZAMIENTO DURANTE LA OPERACION DE AJUSTE DE BYTE.
CIRCUITO DE CARGA PARA EXCITADOR DIFERENCIAL.
Sección de la CIP Electricidad
(16/05/1997). Inventor/es: CHEW, THOMAS. Clasificación: H04L25/08, H03K17/16.
SE MUESTRA UN CIRCUITO DE SALIDA MEJORADO PARA SER UTILIZADO CON UN EXCITADOR DE LINEA DIFERENCIAL QUE EXCITA UNA INDUCTANCIA PARALELA Y UNA CARGA DE RESISTENCIA ACOPLADA A LO LARGO DE LA SALIDA DEL EXCITADOR DE LINEA. EL CIRCUITO DE SALIDA REDUCE SUSTANCIALMENTE EL VOLTAJE DE MUY ALTA TENSION PRODUCIDO A LO LARGO DE LA CARGA QUE ES EL RESULTADO DE UNA CORRIENTE MAGNETIZANTE RESIDUAL QUE ESTA SIENDO ALMACENADA EN LA INDUCTANCIA DE CARGA. EL CIRCUITO DE SALIDA TIENE UN MEDIO DE IMPEDANCIA QUE ESTA ACOPLADO A LO LARGO DE LOS TERMINALES DE SALIDA Y UNA FUENTE DE CORRIENTE DE MODO COMUN ACOPLADA ENTRE EL MEDIO DE IMPEDANCIA Y UN POTENCIAL COMUN PARA ABSORBER UNA PARTE DE LA CORRIENTE MAGNETIZANTE RESIDUAL PARA REDUCIR LA CANTIDAD DE CORRIENTE MAGNETIZANTE RESIDUAL QUE CIRCULA A TRAVES DE LA RESISTENCIA DE CARGA.
