Sistema y procedimiento para reducir el esfuerzo de tensión de programación en dispositivos de celdas de memoria.
(08/01/2020) Una memoria OTP programable una vez , que comprende: una primera línea de palabra global (GWL1); un primer conjunto de líneas de bits (BL1-BLJ); una primera línea de palabra local (LWL11); un primer conjunto de celdas de memoria OTP (C11 - 1J) acopladas a la primera línea de palabra local y acopladas al primer conjunto de líneas de bits, respectivamente; y un primer controlador de línea de palabra local (LD11) configurado para generar una primera señal confirmada en la línea de palabra local en respuesta a la recepción de una segunda señal confirmada de la primera línea de palabra global y una tercera señal confirmada, en la que la tercera señal confirmada se genera en respuesta al menos a uno de un primer conjunto de señales de…