CIP-2021 : G06F 9/38 : Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación.
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G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 9/00 Disposiciones para el control por programa, p. ej. unidades de control (control por programa para dispositivos periféricos G06F 13/10).
G06F 9/38 · · · Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación.
CIP2021: Invenciones publicadas en esta sección.
PROCEDIMIENTO DE CONTRAMEDIDA PARA UN MICROCONTROLADOR BASADO EN UNA ARQUITECTURA CON "PIPELINE".
(01/02/2005). Ver ilustración. Solicitante/s: GEMPLUS. Inventor/es: FEYT, NATHALIE.
Procedimiento de contramedida para microcontrolador susceptible de ejecutar secuencias de instrucciones (INSn), dichas instrucciones se ejecutan según un procedimiento denominado de pipeline, caracterizado porque el procedimiento consiste en introducir aleatoriamente por lo menos un tiempo de espera (B) entre dos instrucciones consecutivas (INSn, INSn+1) y/o en el seno de por lo menos una instrucción (INSn).
SISTEMA DE PROCESAMIENTO DE DATOS CON EJECUCION CONDICIONAL DE INSTRUCCIONES COMPUESTAS EXTENDIDAS.
(16/12/2004) Un sistema para dar órdenes a un procesador de datos, el sistema incluye una raíz de instrucción que tiene un campo de selección de operación para seleccionar una operación que vaya a ser realizada por dicho procesador de datos y un prefijo de instrucción. El prefijo de instrucción tiene un campo seleccionado del grupo de un campo de ejecución condicional para seleccionar una condición bajo la que un procesador de datos realizará una operación seleccionada, un campo de modificación de longitud de operando para modificar la operación seleccionada que se vaya a realizar sobre un operando que tenga una longitud diferente, un campo de grupo de instrucción para seleccionar una longitud de un grupo de…
UNIDAD DE CONSTRUCCION DE TRAZAS.
(01/04/2003). Ver ilustración. Solicitante/s: UNIVERSIDAD POLITECNICA DE CATALUNYA. Inventor/es: LARRIBA PEY,JOSEP LLUIS, RAMIREZ BELLIDO,ALEJANDRO, VALERO CORTES,MATEO.
"Unidad de construcción de trazas" Las trazas que solamente constan de instrucciones consecutivas pueden ser proporcionadas desde la caché de instrucciones sin necesidad de la trace caché. Estas trazas pueden filtrarse en la unidad de construcción de trazas, evitando su almacenado en la trace caché. El almacenamiento selectivo de trazas permite reducir considerablemente el coste de implementación de la trace caché.
SISTEMA MULTIPROCESADOR CON MULTIPLES FUENTES DE INSTRUCCIONES.
(16/10/2002). Solicitante/s: SUN MICROSYSTEMS, INC. Inventor/es: FRANK, STEVEN, BURKHARDT, HENRY, III, WEBER, FREDERICK D., LEE, LINDA Q.
APARATO DE PROCESAMIENTO DIGITAL COMPRENDIENDO UN CONJUNTO DE UNIDADES INTERCONCTADAS DE PROCESAMIENTO PARA PROCESAR NORMALMENTE UN FLUJO DE INSTRUCCIONES, INCLUYENDO AL MENOS UNA DE LAS UNIDADES DE PROCESAMIENTO MEDIO DE INSERCION PARA INTERCALAR UNA O MAS INSTRUCCIONES INTERCALADAS A PROCESAR POR EL PRIMER ELEMENTO DE PROCESAMIENTO EN LA MISMA FORMA QUE, Y SIN AFECTAR A LA SECUENCIA DE PROCESAMIENTO DE, LAS INSTRUCCIONES PROCEDENTES DE LA PRIMERA FUENTE DE INSTRUCCIONES.
METODO Y APARATO PARA MEJORAR EL COMPORTAMIENTO DEL SISTEMA EN UN SISTEMA DE TRATAMIENTO DE DATOS.
(16/06/2002) UN APARATO PROCESADOR INFORMATICO QUE INCLUYE UNA MEMORIA INTERMEDIA LLAMADA MEMORIA INTERMEDIA DE INSTRUCCION DECODIFICADO (DIB), QUE SE UTILIZA PARA ALMACENAR GRUPOS DE ORDENES QUE REPRESENTAN INSTRUCCIONES QUE PUEDEN SER EJECUTADAS EN PARALELO. CADA DISEÑO EN UN GRUPO DIB PUEDE SER UNA CODIFICACION DE UNA INSTRUCCION LARGA LLAMADA INSTRUCCION DECODIFICADA LARGA (LDI). EL DIB OPERA EN CONJUNCION CON UN APARATO PROCESADOR INFORMATICO CONVENCIONAL QUE INCLUYE UN SISTEMA DE MEMORIA, UNA COLA DE INSTRUCCION Y UNA UNIDAD DE ENVIO DE INSTRUCCION QUE ALIMENTA A UN CONJUNTO DE UNIDADES DE EJECUCION. CUANDO UNA INSTRUCCION NO ESTA DISPONIBLE EN EL DIB, ESTA Y LAS INSTRUCCIONES SUBSECUENTES SE TOMAN DEL SISTEMA DE LA MEMORIA Y SE LLEVAN A LA COLA DE…
SISTEMA Y METODO PARA PERMITIR QUE UNA INSTRUCCION DE DOS PALABRAS SEA EJECUTADA EN UN SOLO CICLO.
(16/03/2002) SE DESCRIBE UN SISTEMA PARA PERMITIR LA EJECUCION EN UN UNICO CICLO DE UNA INSTRUCCION EN DOS PALABRAS, PERMITIENDO ASI QUE UN SISTEMA PROCESADOR AUMENTE EL ESPACIO DE MEMORIA SIN DISMINUIR SU RENDIMIENTO. UN PRIMER BUS DE DIRECCION SE ACOPLA A LA MEMORIA DE PROGRAMA LINEALIZADO PARA ENVIAR DIRECCIONES DE INSTRUCCIONES QUE DEBEN RECOGERSE A UNA MEMORIA DE PROGRAMA LINEALIZADO. UN INDICADOR SE ACOPLA AL PRIMER BUS DE DIRECCIONES PARA ALMACENAR UNA POSICION DE DIRECCION DE UNA INSTRUCCION ACTUAL EN LA MEMORIA DE PROGRAMA LINEALIZADO QUE DEBE RECOGERSE, Y COLOCAR EN EL PRIMER BUS DE DIRECCION LA POSICION DE LA INSTRUCCION ACTUAL QUE DEBE RECOGERSE.…
ENVIO DE INSTRUCCIONES A MULTIPLES UNIDADES DE EJECUCION.
(16/03/2002) SE PROPORCIONA UN SISTEMA DE PROCESAMIENTO CON MULTIPLES UNIDADES DE EJECUCION DONDE CADA UNIDAD DE EJECUCION 17,19 TIENE UN BUFFER DE INSTRUCCION ASOCIADO 2,4 Y TODAS LAS INSTRUCCIONES SE EJECUTAN EN ORDEN. LA PRIMERA UNIDAD DE EJECUCION (UNIDAD 0) CONTENDRA SIEMPRE LA INSTRUCCION MAS ANTIGUA Y LA SEGUNDA UNIDAD (UNIDAD 1) LA MAS NUEVA. SE PROPORCIONAN INSTRUCCIONES DE PROCESADOR, TALES COMO CARGAR, ALMACENAR, SUMAR Y SIMILARES, A CADA UNO DE LOS BUFFERS DE INSTRUCCION DESDE UN BUFFER DE CACHE DE INSTRUCCION. LA PRIMERA INSTRUCCION (LA MAS ANTIGUA) SE COLOCA EN EL BUFFER 0 Y LA SIGUIENTE (SEGUNDA) INSTRUCCION SE ALMACENA EN EL BUFFER 1. SE DETERMINA DURANTE LA FASE DE CODIFICACION SI LAS INSTRUCCIONES SON…
ORDENADOR DE ARQUITECTURA HARVARD SUPERESCALAR MASIVAMENTE MULTIPLEXADO.
(16/10/2000) SE PRESENTA UNA UNIDAD CENTRAL DE PROCESAMIENTO (CPU) MASIVAMENTE MULTIPLEXADO QUE TIENE UNA PLURALIDAD DE CIRCUITOS COMPUTACIONALES INDEPENDIENTES, UN BUS DE RESULTADOS INTERNOS SEPARADO PARA TRANSMITIR LA SALIDA RESULTANTE DE CADA UNO DE ESTOS CIRCUITOS COMPUTACIONALES, Y UNA PLURALIDAD DE REGISTROS DE PROPOSITO GENERAL ACOPLADOS A CADA UNO DE LOS CIRCUITOS COMPUTACIONALES. CADA UNO DE LOS REGISTROS DE PROPOSITOS GENERAL TIENEN PUERTOS DE ENTRADA MULTIPLEXADOS QUE ESTAN CONECTADOS A CADA UNO DE LOS BUSES DE RESULTADOS. CADA UNO DE LOS REGISTROS DE PROPOSITO GENERAL TAMBIEN TIENE UN PUERTO DE SALIDA QUE ESTA CONECTADO A UN PUERTO DE ENTRADA MULTIPLEXADO DE AL MENOS UNO DE LOS CIRCUITOS COMPUTACIONALES. CADA UNO DE LOS CIRCUITOS COMPUTACIONALES ESTA DEDICADO A AL MENOS UNA FUNCION MATEMATICA UNICA, Y AL MENOS UNO DE LOS CIRCUITOS…
(16/07/2000) EN UN SISTEMA DE ORDENADOR CON UN PROCESADOR RISC QUE UTILIZA INSTRUCCIONES DE 32 BITS, CIERTAS INSTRUCCIONES SE ALMACENAN EN FORMA COMPRIMIDA DE 16 BITS Y SE EXPANDEN PARA SU USO POR EL PROCESADOR, REDUCIENDO EL TIEMPO DE ACCESO. UNA INSTRUCCION ES EXTRAIDA DE LA MEMORIA (POR MEDIO DEL BUS ) POR MEDIO DE UN CONJUNTO DE MEMORIAS INTERMEDIAS (11-1 A 11-4) QUE SON CARGADAS SECUENCIALMENTE CON PALABRAS DE 8 O DE 16 BITS. EL FORMATO DE LAS INSTRUCCIONES INCLUYE UN CAMPO DE CONDICION EN SU PRIMERA PALABRA, QUE DEFINE LA CONDICION PARA EJECUTAR LA INSTRUCCION. UN CODIGO NV (=NEVER) EN ESE CAMPO INDICA QUE LA INSTRUCCION NO SE VA A EJECUTAR; ESTE CODIGO (QUE NO SE UTILIZA NORMALMENTE) SE UTILIZA…
DECODIFICADOR DE INSTRUCCIONES.
(16/05/2000) UN MICROPROCESADOR SUPERESCALAR QUE LLEVA A CABO OPERACIONES EN BASE A UNA PLURALIDAD DE INSTRUCCIONES EN CADA UNA DE SUS ETAPAS DE BUSQUEDA, DECODIFICACION, EJECUCION Y REESCRITURA. PARA SOPORTAR TALES OPERACIONES, EL MICROPROCESADOR SUPERESCALAR INCLUYE UN EQUIPO DE ENVIO QUE INCLUYE UNA CACHE DE INSTRUCCIONES PARA LA BUSQUEDA DE BLOQUES DE INSTRUCCIONES QUE INCLUYEN UNA PLURALIDAD DE INSTRUCCIONES Y UN DECODIFICADOR DE INSTRUCCIONES QUE DECODIFICA Y ENVIA LAS INSTRUCCIONES A UNAS UNIDADES FUNCIONALES PARA SU EJECUCION. EL DECODIFICADOR DE INSTRUCCIONES APLICA CRITERIOS DE ENVIO A LAS INSTRUCCIONES SELECCIONADAS DE CADA UNO DE LOS BLOQUES…
PREPROCESADOR COMPUESTO PARA ANTEMEMORIA.
(16/04/2000) SE DESCRIBE UN SISTEMA INFORMATICO DIGITAL CAPAZ DE PROCESAR DOS O MAS INSTRUCCIONES DE ORDENADOR EN PARALELO Y TENIENDO UNA UNIDAD DE MEMORIA CACHE PARA ALMACENAR TEMPORALMENTE INSTRUCCIONES DEL ORDENADOR A NIVEL DE MAQUINA EN SU RECORRIDO DESDE UNA UNIDAD DE MEMORIA DE UN NIVEL MAYOR DEL SISTEMA INFORMATICO A LAS UNIDADES FUNCIONALES QUE PROCESAN LAS INSTRUCCIONES. EL SISTEMA INFORMATICO INCLUYE UNA UNIDAD DE INSTRUCCIONES DE EJECUCION SIMULTANEA SITUADA INTERMEDIA DE LA UNIDAD DE MEMORIA DE ALTO NIVEL Y LA UNIDAD DE MEMORIA CACHE, PARA ANALIZAR LAS INSTRUCCIONES Y GENERAR PARA CADA INSTRUCCION UNA INFORMACION SIMULTANEA…
METODO Y APARATO PARA LA REALIZACION DE UN SISTEMA DE RESOLUCION DE BIFURCACIONES EN CUATRO ETAPAS EN UN PROCESADOR INFORMATICO.
(01/01/2000) EN ESTE INVENTO SE DESCRIBE UN SISTEMA DE RESOLUCION DE INSTRUCCIONES DE BIFURCACION DE CUATRO ETAPAS PARA UN PROCESADOR EN CASCADA. UNA PRIMERA ETAPA DEL SISTEMA DE RESOLUCION DE INSTRUCCIONES DE BIFURCACION, TAL COMO UNA UNIDAD DE RASTREO DE INSTRUCCIONES QUE PUEDE RASTREAR CONTINUAMENTE INSTRUCCIONES, PREDICE LA EXISTENCIA Y EL RESULTADO DE LAS INSTRUCCIONES DE BIFURCACION DENTRO DE UNA CORRIENTE DE INSTRUCCIONES. UNA SEGUNDA ETAPA DECODIFICA TODAS LAS INSTRUCCIONES RASTREADAS. SI LA ETAPA DE DECODIFICACION DETERMINA QUE UNA INSTRUCCION DE BIFURCACION PREDICHA POR LA PRIMERA ETAPA NO ES UNA INSTRUCCION DE BIFURCACION, LA ETAPA DE DECODIFICACION DESCARGA EL CANAL Y REINICIA EL PROCESADOR EN UNA DIRECCION CORRECTA. LA ETAPA DE DECODIFICACION VERIFICA TODAS LAS PREDICCIONES…
SISTEMA DE TRATAMIENTO DE INFORMACION.
(16/12/1999). Solicitante/s: SEGA ENTERPRISES, LTD.. Inventor/es: OKUNOKI, YUTAKA.
UN APARATO QUE TIENE UNA UNIDAD ARITMETICA DE PROCESAMIENTO Y UNA UNIDAD EXTERNA DE ALMACENAMIENTO CONECTADA DE FORMA DESMONTABLE A ESTA UNIDAD, TIENE UNA ESTRUCTURA EN LA CUAL LAS FUNCIONES DE PROCESAMIENTO DE DATOS ESTAN COMPARTIDAS. POR EJEMPLO, LA FUNCION DE DESCODIFICACION DE DATOS COMPRIMIDOS Y CODIFICADOS ES COMPARTIDA POR LA UNIDAD ARITMETICA DE PROCESAMIENTO Y LA UNIDAD EXTERNA DE ALMACENAMIENTO. EL APARATO DE PROCESAMIENTO DE INFORMACION PUEDE TENER ADEMAS MEDIOS DE PROCESAMIENTO PARA PROCESAR LOS DATOS ALMACENADOS EN LA UNIDAD EXTERNA DE ALMACENAMIENTO. ESTOS MEDIOS DE PROCESAMIENTO TIENEN UNOS PRIMEROS MEDIOS DE PROCESAMIENTO EN LA UNIDAD ARITMETICA DE PROCESAMIENTO, Y UNOS SEGUNDOS MEDIOS DE PROCESAMIENTO EN LA UNIDAD ARITMETICA DE PROCESAMIENTO PARA COMPARTIR EL PROCESAMIENTO DE LOS DATOS. TAMBIEN SE PRESENTA UN APARATO CAPAZ DE DISCRIMINAR LA EXACTITUD DEL ALMACENAMIENTO EXTERNO SIN LA PROVISION DE NINGUN CHIP DE PROCESAMIENTO EN PARTICULAR.
DESCODIFICADOR DE INSTRUCCIONES MULTIPLES.
(16/07/1999) SE DESCRIBE UN DESCODIFICADOR DE INSTRUCCIONES MULTIPLES QUE UTILIZA ARBITRAJE PARA DISMINUIR CONFLICTOS DE PUERTOS PARA PUERTOS DE LECTURA DISPONIBLES M POR OPERANDOS DE REGISTRO N, DONDE M ES MENOR QUE N. EN PARTICULAR, EL DESCODIFICADOR DE INSTRUCCIONES MULTIPLES INCLUYE UN CERROJO O BLOQUEO DE ENTRADA PARA RECIBIR UNA PLURALIDAD DE INSTRUCCIONES LOGICAS, DONDE LA PLURALIDAD DE INSTRUCCIONES LOGICAS INCLUYEN IDENTIFICADORES DE OPERANDOS DE REGISTRO B; LOGICA DE ARBITRAJE ACOPLADA AL CERROJO O BLOQUEO DE ENTRADA PARA ARBITRAR CONFLICTOS DE PUERTOS DE LECTURA MEDIANTE LOS IDENTIFICADORES DE OPERANDOS DE REGISTRO N, PARA PUERTOS DE LECTURA DISPONIBLES DE M (DONDE M ES MENOR QUE N), BASADA EN LOS DATOS…
CONTROLADOR LOGICO PROGRAMABLE DE ALTA VELOCIDAD.
(01/03/1999). Solicitante/s: SIEMENS ENERGY & AUTOMATION, INC.. Inventor/es: PALERMO, ROBERT, J., MCNUTT, ALAN, D., MOON, DANIEL, F.
SE PRESENTA UN CONTROLADOR LOGICO PROGRAMABLE DE ALTA VELOCIDAD. DE FORMA RESUMIDA SE PRESENTA UN CONTROLADOR LOGICO PROGRAMABLE QUE TIENE UNA MEMORIA, UN MICROPROCESADOR Y UN COPROCESADOR INTERCONECTADOS DE FORMA OPERATIVA SEGUN UNA ARQUITECTURA ESTILO HARVARD, ES DECIR, CON BUSES DE DATOS Y DE INSTRUCCIONES SEPARADOS. EL COPROCESADOR ACTUA A MODO DE PROCESADOR BOOLEANO Y POR TANTO ES CAPAZ DE CARGAR Y EJECUTAR INSTRUCCIONES CON LO QUE AUMENTA SUSTANCIALMENTE LA VELOCIDAD GENERAL DE PLC Y POR TANTO SE PUEDE LLEVAR A CABO UN RAPIDO CONTROL DE PROCESOS.
METODO Y APARATO PARA LA ACELERACION DE LAS INSTRUCCIONES DE RAMIFICACION.
(16/03/1998). Solicitante/s: ADVANCED MICRO DEVICES INC.. Inventor/es: JOHNSON, WILLIAM MICHAEL.
SE DESCRIBE UN PROCESADOR SUPER-ESCALAR EN EL QUE SE PROPORCIONA LA INFORMACION DE PREDICCION DE RAMIFICACION DENTRO DE UNA MEMORIA DE CACHE DE INSTRUCCIONES. CADA BLOQUE DE CACHE DE INSTRUCCIONES ALMACENADO EN LA MEMORIA DE CACHE DE INSTRUCCIONES INCLUYE CAMPOS DE INFORMACION DE PREDICCION DE RAMIFICACION ADEMAS DE LOS CAMPOS DE INSTRUCCION, QUE INDICAN LA DIRECCION DEL SUCESOR DEL BLOQUE DE INSTRUCCION Y LA INFORMACION QUE INDICA LA UBICACION DE UNA INSTRUCCION DE RAMIFICACION DENTRO DEL BLOQUE DE INSTRUCCION. ASI, EL SIGUIENTE BLOQUE DE CACHE PUEDE CARGARSE FACILMENTE SIN ESPERAR QUE UN DECODIFICADOR O UNIDAD DE EJECUCION INDIQUE QUE SE REALICE LA ACCION DE CARGA APROPIADA.
PROCESADOR DE VARIAS UNIDADES DE TRATAMIENTO MICROPROGRAMADAS.
(16/10/1996) EL PROCESO (CPU) CONSTA DE VARIAS UNIDADES DE EJECUCION MICROPROGRAMADAS (EAD, BDP, FPP) QUE SE COMUNICAN ENTRE ELLAS Y CON UNA MEMORIA (MU) MEDIANTE UN ANTIMEMORIA (CA). UNA DE LAS UNIDADES ES UNA UNIDAD DE DIRECCIONAMIENTO (EAD). PARA PERMITIR A LAS UNIDADES FUNCIONAR AUTONOMAMENTE, CADA UNIDAD LLEVA SU PROPIO BLOQUE DE CONTROL Y MEDIOS DE SINCRONIZACION PARA AUTORIZAR O INTERRUMPIR LA EJECUCION DEL MICROPROGRAMA DEFINIDO POR LA INSTRUCCION EN CURSO EN DICHA UNIDAD. ESTOS MEDIOS DE SINCRONIZACION INTERRUMPEN DICHA EJECUCION SI: IDO EN DICHOS MEDIOS DE MEMORIZACION (CA) Y NECESARIA PARA DICHA EJECUCION NO ES EFECTIVAMENTE RECIBIDA POR DICHA UNIDAD, UN RESULTADO ESPERADO EN DICHA UNIDAD Y CALCULADO…
PROCESADOR DE VARIAS UNIDADES MICROPROGRAMADAS CON MECANISMO DE EJECUCION ANTICIPADA INSTRUCCIONES.
(01/10/1996) EL PROCESADOR (CPU) ESTA CONSTITUIDO DE VARIAS UNIDADES DE EJECUCION MICROPROGRAMADAS (EAD, BDP, FPP) QUE SE COMUNICAN ENTRE ELLA Y CON UNA MEMORIA (MU) MEDIANTE UNA ANTEMEMORIA (CA). UNA DE LAS UNIDADES ES UNA UNIDAD DE DESTINO EAD. PARA PERMITIR A LAS UNIDADES FUNCIONAR DE MANERA AUTONOMA, CADA UNIDAD SE COMPONE DE SU PROPIO BLOQUE DE MANDO Y DE LOS MEDIOS SINCRONIZACION PARA AUTORIZAR O INTERRUMPIR LA EJECUCION DEL MICROPROGRAMA DEFINIDO POR LA INSTRUCCION EN CURSO EN DICHA UNIDAD. CADA BLOQUE DE MANDO LLEVA MEDIOS DE MANDO DE INSTRUCCION PARA PONER EN MARCHA LA EJECUCION DEL MICROPROGRAMA DE LA PRIMERA INSTRUCCION EN ESPERA . LA ULTIMA MICROINSTRUCCION LLEVA UNA INDICACION DE FIN DE PROGRAMA Y PARA…
COMPUTADOR MULTINODO DE VIA RECONFIGURABLE.
(16/06/1995) UN COMPUTADOR MULTINODO DE PROCESO EN PARALELO CONSTA DE VARIOS NODOS INTERCONECTADOS DE GRAN CAPACIDAD , CADA UNO DE LOS CUALES INCLUYE UNA VIA RECONFIGURABLE DE UNIDADES FUNCIONALES TALES COMO PROCESADORES LOGICOS ARITMETICOS ENTEROS, PROCESADORES ARITMETICOS DE COMA FLOTANTE, PROCESADORES ESPECIALES, ETC. LA VIA RECONFIGURABLE DE CADA NODO VA CONECTADA A UNA MEMORIA MULTIPLANO MEDIANTE UNA RED DE CONMUTACION DE MEMORIA (MASNET) . LA VIA RECONFIGURABLE INCLUYE TRES SUBESTRUCTURAS BASICAS FORMADAS DE UNIDADES FUNCIONALES SUFICIENTES PARA EFECTUAR EL GRUESO DE TODOS LOS CALCULOS. LA MASNET CONTROLA EL FLUJO DE SEÑALES DESDE LOS PLANOS DE MEMORIA A LA VIA RECONFIGURABLE Y VICEVERSA. LOS NODOS PUEDEN CONECTARSE ENTRE SI MEDIANTE UN DIRECCIONADOR DE DATOS INTERNODO (DIRECCIONADOR DE HIPERESPACIO) A FIN DE…
APARATO PROCESADOR DE DATOS CON RECEPCION SELECTIVA PREVIA DE INSTRUCCIONES.
(16/01/1995) EN UN MICROCOMPUTADOR QUE CONSTA DE UN MICROPROCESADOR Y UN SUBSISTEMA OCULTO Y QUE PUEDE HACERSE FUNCIONAR EN UN MODO DE CANALIZACION, EXISTE UNA INCOMPATIBILIDAD POTENCIAL ENTRE LAS OPERACIONES DE CANALIZACION Y EL DIMENSIONAMIENTO DINAMICO DEL BUS YA QUE EL SUBSISTEMA OCULTO OPERA CON UNA LONGITUD FIJA DE DATOS Y EL DIMENSIONAMIENTO DINAMICO DEL BUS PERMITE QUE EL SISTEMA OPERE CON DISPOSITIVOS DE DISTINTAS LONGITUDES DE DATOS. ESTA INCOMPATIBILIDAD SE SUPERA POR EL PRESENTE SISTEMA DEFINIENDO CIERTAS DIRECCIONES COMO DIRECCIONES OCULTABLES Y OTRAS DIRECCIONES COMO DIRECCIONES NO OCULTABLES Y ASEGURANDO QUE NO SE OCULTAN LAS DIRECCIONES DE LOS DISPOSITIVOS DE LONGITUDUD DE DATOS DISTINTA A LA DE LOS DATOS OCULTOS. UN DECODIFICADOR DE DIRECCION PROPORCIONA UNA SEÑAL DE CONTROL QUE INDICA SI LA DIRECCION GENERADA…
DISPOSITIVO DE CARGA DE AVANCE PARA LA PREPARACION MICROPROGRAMADA Y CUBIERTA DE MANDOS DE MAQUINA EN UN PROCESADOR.
(01/12/1991). Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: KOCK, JURGEN, ING. GRAD.
EL TOPE DE MANDO (SBUSPF) CONECTADO ENTRE UN ALMACENADOR (SBUS) Y EL PROCESADOR MUESTRA EN UN PRIMER GRADO DE REGISTRO (N + 2) VARIOS MANDOS DE CAMBIO (WP1, WP2) QUE TOMAN DOS MANDOS DE MAQUINA DE DOS ANCHOS DE BYTE (N,N + 1 ... N + 7), CUYAS SALIDAS ESTAN CONECTADAS CILICAMENTE CON TRES CONEXIONES LOGICAS DECODIFICADAS (OP - DEC, FE - DEC, EAD - DEC) COLOCADAS PARALELAMENTE UNAS CON OTRAS. LAS CONEXIONES LOGICAS DECODIFICADAS SE CONECTAN POSTERIORMENTE EN UNO U OTROS GRADOS DE REGISTRO (N + 1, N) DE CADA REGISTRO, DE LOS QUE EL ULTIMO REGISTRO SE CONECTA CON EL CONTADOR DE DIRECCION (Z) DE ESTE ALMACENADOR DE REGISTRO (RS), CON LA ENTRADA (EBUS) DEL SISTEMA DE BUS ORIENTADO EN EL PROCESO Y CON LA ENTRADA DE UNA SECUENCIA DE MICROMANDO (SEQ).
UNA ESTRUCTURA DE MEMORIA DE ENCAUZAMIENTO PARA UN COMPUTADOR DE ALTA VELOCIDAD, UNIDAD DE ACOPLAMIENTO A MEMORIA PARA LA MISMA Y METODO CORRESPONDIENTE PARA GRABAR Y LEER IONFORMACION DE DATOS.
(01/06/1989). Ver ilustración. Solicitante/s: HUGHES AIRCRAFT COMPANY. Inventor/es: PANEC, PETER, REAL, WILLIAM P., FISKE, O.JAMES.
SE DESCRIBE UNA ESTRUCTURA DE MEMORIA DE ENCAUZAMIENTO CON UNA PLURALIDAD DE UNIDADES DE MEMORIA ACCESIBLES ALEATORIAMENTE Y UNA DISPOSICION JERARQUICA DE REGISTROS DE ACOPLAMIENTO A MEMORIA DE ENTRADA DE DATOS, SALIDA DE DATOS Y DIRECCIONES. LOS REGISTROS DE ENTRADA DE DATOS Y DIRECCIONES A LAS UNIDADES DE MEMORIA DESDE UNA PUERTA DE ENTRADA DE DATOS Y UNA PUERTA DE DIRECCIONES DEL PROCESADOR DE UN COMPUTADOR, MIENTRAS QUE LOS REGISTROS DE SALIDA DE DATOS SE UTILIZAN PARA RECOGER INFORMACION DE DATOS DE LAS UNIDADES DE MEMORIA Y PARA DIRIGIR ESTA INFORMACION DE DATOS HACIA UNA PUERTA DE SALIDA DE DATOS DEL PROCESADOR. LOS REGISTROS DE ENTRADA DE DATOS, DE SALIDA DE DATOS Y DE DIRECCIONES COMPRENDEN, CADA UNO, UNA PLURALIDAD DE UNIDADES DE ACOPLAMIENTO A MEMORIA QUE ESTAN INTERCONECTADAS PARA FORMAR ESTRUCTURAS ARBORESCENTES INDEPENDIENTES QUE TIENEN UNA PLURALIDAD DE NIVELES.
UNA PLAQUITA DE SEMICONDUCTOR PARA TRATAMIENTO DE DATOS.
(16/12/1987). Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..
PLAQUITA DE SEMICONDUCTOR PARA TRATAMIENTO DE DATOS. COMPRENDE UN SISTEMA DE PROCESO DE DATOS QUE INCLUYE UN ELEMENTO LOGICO DE PROCESADOR, Y UNA UNIDAD DE GESTION DE MEMORIA VIRTUAL DESCRITA EN LA INSTRUCCION QUE ESTA EJECUTANDOSE EN UNA DIRECCION FISICA DE UNA MEMORIA PRINCIPAL , INCLUYENDO LA DIRECCION VIRTUAL UN NUMERO DE SEGMENTOS Y UN DESPLAZAMIENTO; ESTO LOCALIZA UN PROCESO ALMACENADO EN LA UNIDAD DE GESTION DE MEMORIA VIRTUAL Y PERMITE QUE ESTA UNIDAD ENVIE LA DIRECCION FISICA POR LA LINEA PRINCIPAL BP HACIA LA MEMORIA PRINCIPAL Y DIRECTAMENTE DESDE LA UNIDAD A LA MEMORIA INMEDIATA . TIENE APLICACION EN EL CAMPO DE LA INFORMATICA.
UNA INSTALACION DE TRATAMIENTO DE DATOS.
(16/10/1985). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
UNA INSTALACION DE TRATAMIENTO DE DATOS. INCLUYE UN PROCESADOR PRINCIPAL Y UN COPROCESADOR UN CIRCUITO LOGICO ESTA ACOPLADO PARA RECIBIR SALIDAS DE ERROR Y DE ESTADO OCUPADO DEL COPROCESADOR PARA GENERAR UNA SALIDA DE INTERRUPCION CON LA COINCIDENCIA DE LAS SEÑALES ACTIVAS DE ERROR Y ESTANDO OCUPADO Y PARA ENCLAVAR LA SEÑAL DE OCUPACION AL PROCESADOR PRINCIPAL PARA ASEGURAR EL PROCESADOR PRINCIPAL ACEPTARA LA INTERRUPCION ANTES DE EJECUTAR OTRA INSTRUCCION DEL COPROCESADOR.
UN PROCESADOR CENTRAL PARA UN SISTEMA DE TRATAMIENTO DE DATOS DIGITALES DE PROPOSITO GENERAL.
(01/08/1984). Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..
PROCESADOR CENTRAL PARA UN SISTEMA DE TRATAMIENTO DE DATOS DIGITALES DE PROPOSITO GENERAL.CONSTA DE ELEMENTOS DE MEMORIA CACHE , DESTINADOS A ALMACENAR INSTRUCCIONES Y OPERANDOS; UNA PLURALIDAD DE UNIDADES DE EJECUCION DE INSTRUCCIONES ; ELEMENTOS DE BUSQUEDA DE INSTRUCCIONES , PARA BUSCAR INSTRUCCIONES EN LOS ELEMENTOS DE MEMORIA CACHE ; ELEMENTOS DE UNIDAD CENTRAL , PARA OBTENER INSTRUCCIONES DE LOS ELEMENTOS DE BUSQUEDA DE INSTRUCCIONES , DESCODIFICAR LAS INSTRUCCIONES; PREPARAR LA DIRECCION DE UN OPERANDOCON EL QUE HA DE TRABAJAR LA INSTRUCCION; REALIZAR UNA COMPROBACION PARA DETERMINAR SI EL OPERANDO AL QUE SE HA ACCEDIDO ESTA ALMACENADO EN LOS ELEMENTOS DE MEMORIA CACHE.
UNA UNIDAD CENTRAL DE EJECUCION DE CANALIZACION EN UN PROCESADOR CENTRAL SINCRONO.
(01/08/1984). Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..
UNIDAD CENTRAL DE EJECUCION DE CANALIZACION EN UN PROCESADOR CENTRAL SINCRONO.CONSTA DE SEIS CICLOS O ETAPAS: A) CICLO DE INSTRUCCION (I) QUE INCLUYE ELEMENTOS DE DIRECCION Y DE CONTROL PARA FORMAR ACARREAS Y SUMAS DE DIRECCIONES EFECTIVA Y VIRTUAL, Y DESCODIFICAR LA INFORMACION DE INSTRUCCION; B) CICLO DE DIRECCION (A) EN LA QUE SE COMPLETA LA DIRECCION VIRTUAL DE LA PALABRA OBJETO Y LA DIRECCION EFECTIVA; C) CICLO DE PAGINACION Y ACCESO A MEMORIA RAPIDA (P/C) EN EL QUE SE CONVIERTE EL NUMERO DE PAGINAS VIRTUAL DE LA DIRECCION VIRTUAL EN DIRECCION FISICA; D) CICLODE SELECCION DE MEMORIA RAPIDA (C/S) UTILIZADA PARA ALINEAR LA PALABRA OBJETO DIRECCIONADA TRANSMITIDA DESDE LA MEMORIA RAPIDA; E) CICLO DE EJECUCION O TRANSMISION (E/T) PARA TRANSMITIR EL CAMPO DE INSTRUCCION A LA UNIDAD COLECTORA.
SISTEMA DE PROCESO DE DATOS PARA EL PROCESO EN PARALELO.
(01/02/1983). Solicitante/s: FUJITSU LIMITED.
SISTEMA DE PROCESO DE DATOS PARA PROCESO EN PARALELO. INCLUYE VARIAS UNIDADES DE OPERACION, CADA UNA DE LAS CUALES EJECUTA UNA INSTRUCCION DIFERENTE. INCLUYE TAMBIEN DIVERSOS DISPOSITIVOS DE CONTROL DE INSTRUCCION, TALES QUE CADA UNO DE ELLOS COMPRENDE AL MENOS DOS ETAPAS PARA LA LECTURA DE LOS DATOS DE OPERANDO ORIGINALES PROCEDENTES DE UNA MEMORIA LOCAL, Y PARA LA INSCRIPCION DE LOS DATOS DE OPERANDO RESULTANTE EN DICHA MEMORIA. CADA UNO DE ESTOS DISPOSITIVOS EJERCE IGUALMENTE FUNCIONES DE CONTROL DE LA EJECUCION DE DIFERENTES INSTRUCCIONES EN PARALELO.
PERFECCIONAMIENTOS EN PROCESADORES DIGITALES DISPUESTOS PARA UN FUNCIONAMIENTO CANALIZADO.
(16/01/1982). Solicitante/s: WESTERN ELECTRIC COMPANY, INC..
PROCESADOR DIGITAL DE FUNCIONAMIENTO CANALIZADO. UNA MEMORIA SOLO DE LECTURA ENVIA POR UN BUS DE DATOS Y DE CONTROL INTRUCCIONES A UNAS REGISTRADORAS DE DATOS , Y PALABRAS DE DATOS FIJOS O DE COEFICIENTE, A UN REGISTRADOR DE COEFICIENTE . OTRA MEMORIA DE ACCESO ALEATORIO ENVIA POR EL BUS DE DATOS PALABRAS DE DATOS VARIABLES A UN REGISTRADOR DE DATOS VARIABLES . EL REGISTRADOR DE COEFICIENTES Y EL DE DATOS VARIABLES SE APLICAN A LA ENTRADA DE UNA SECCION ARITMETICA. LAS PALABRAS DE DATOS SON PROCESADAS A TRAVES DE UNAS SUBSECCIONES: MULTIPLICADOR , ACUMULADORA Y DE CIRCUITO DE REDONDEO.
UNA DISPOSICION DE ACOPLAMIENTO EN UN SISTEMA DE TRATAMIENTO DE DATOS.
(01/11/1978). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.
Resumen no disponible.
PERFECCIONAMIENTOS E SISTEMAS DE PROCESO DE DATOS.
(16/06/1976). Solicitante/s: AMDAHL CORPORATION.
Resumen no disponible.
PROCEDIMIENTO Y DISPOSITIVO PARA TENER EN CUENTA LAS MODIFICACIONES DINAMICAS DE UN PROGRAMA.
(01/06/1976). Solicitante/s: COMPAGNIE HONEYWELL BULL.
Resumen no disponible.
