(12/11/2019) Un dispositivo de memoria de acceso aleatorio resistivo que comprende: una matriz de RRAM que comprende: una pluralidad de celdas de RRAM acopladas a una línea de fuente (SL) en la que cada una de las celdas de RRAM se configura para almacenar un estado lógico y se puede seleccionar mediante una línea de bit correspondiente (BL) y una línea de palabra correspondiente (WL); un controlador configurado para seleccionar una celda de RRAM seleccionada por una señal de línea de bit (SBL) y una línea de palabra seleccionada, en el que el controlador se configura para determinar el estado lógico almacenado en la celda de RRAM seleccionada de acuerdo con una señal de detección (SS, SCM), y en el que el controlador se configura para operar en una operación de reinicio, una operación de configuración, una operación de lectura inversa y una operación…

(13/05/2015) Un aparato que comprende: una célula bit acoplada a una primera línea de bit , a una segunda línea de bit , y a una línea de palabra que es sensible a un circuito de ataque de línea de palabra ; un amplificador de lectura acoplado a la primera línea de bit y a la segunda línea de bit ; un circuito de temporización configurado para generar una primera señal y una segunda señal ; un circuito de bucle configurado para suministrar una señal de administración de aplicación de lectura al amplificador de lectura en respuesta a la recepción de la primera señal ; y un circuito de habilitación…