Sistema y procedimiento para reducir el esfuerzo de tensión de programación en dispositivos de celdas de memoria.
(08/01/2020) Una memoria OTP programable una vez , que comprende:
una primera línea de palabra global (GWL1);
un primer conjunto de líneas de bits (BL1-BLJ);
una primera línea de palabra local (LWL11);
un primer conjunto de celdas de memoria OTP (C11 - 1J) acopladas a la primera línea de palabra local y acopladas al primer conjunto de líneas de bits, respectivamente; y
un primer controlador de línea de palabra local (LD11) configurado para generar una primera señal confirmada en la línea de palabra local en respuesta a la recepción de una segunda señal confirmada de la primera línea de palabra global y una tercera señal confirmada, en la que la tercera señal confirmada se genera en respuesta al menos a uno de un primer conjunto de señales de…
Generación de un estado no reversible en una célula de bits que tiene una primera unión de túnel magnética y una segunda unión de túnel magnética.
(02/07/2019). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: YU, NICHOLAS, K., ASHKENAZI,ASAF, KANG,Seung H, NOWAK,MATTHEW MICHAEL, KIM,TAE HYUN, ZHU,XIAOCHUN, LI,XIA, LEE,KANGHO, KIM,JUNG PILL, RAO,HARI M, HSU,WAH NAM, HAO,WUYANG, SUH,JUNGWON, MILLENDORF,STEVEN M.
Un procedimiento que comprende:
aplicar una tensión de programa a una primera unión de túnel magnética MTJ de una célula de bits sin aplicar la tensión de programa a una segunda MTJ de la célula de bits para generar un estado no reversible en la célula de bits ; caracterizado por
detectar el estado no reversible comparando un primer valor leído en la primera MTJ y recibido en una primera entrada de un amplificador diferencial con un segundo valor leído en la segunda MTJ y recibido en una segunda entrada del amplificador diferencial , en el que el primer valor corresponde a una primera tensión de una primera línea de bits (230, 332BL) acoplada a la primera MTJ y el segundo valor corresponde a una segunda tensión de una segunda línea de bits (232, 332BL
) acoplada a la segunda MTJ.
PDF original: ES-2718487_T3.pdf
CIRCUITO DE FUSIBLE PARA CIRCUITO INTEGRADO.
(16/08/1999). Solicitante/s: GEMPLUS CARD INTERNATIONAL. Inventor/es: KOWALSKI, JACEK.
LA INVENCION SE REFIERE A CIRCUITOS INTEGRADOS, Y MAS EN ESPECIAL A CIRCUITOS DE FUSIBLES. PARA MEJORAR LA FIABILIDAD DE LOS CIRCUITOS INTEGRADOS DE FUSIBLE FISICO, LA INVENCION PROPONE ASOCIAR AL FUSIBLE (F) UNA CELULA DE MEMORIA NO VOLATIL PROGRAMABLE ELECTRICAMENTE (TGF), ESTANDO LA CELULA PROGRAMADA AL MISMO TIEMPO QUE EL FUSIBLE ESTA FUNDIDO. EL ESTADO DEL FUSIBLE SE CONFIRMA POR EL ESTADO DE LA MEMORIA. EN PARTICULAR, EL ESTADO FUNDIDO DEL FUSIBLE PUEDE CONFIRMARSE MEDIANTE EL ESTADO PROGRAMADO DE LA MEMORIA, EN APLICACIONES DONDE LO QUE IMPORTA ES ASEGURARSE DE QUE EL CIRCUITO PUEDE CONTINUAR CONSERVANDO LAS FUNCIONALIDADES DEFINIDAS POR EL ESTADO FUNDIDO DEL FUSIBLE. SI LA ESTRUCTURA FUNDIDA VUELVE A TOMAR POSTERIORMENTE MAS O MENOS LAS CARACTERISTICAS DE LA ESTRUCTURA INTACTA, LA CELULA DE MEMORIA SUPLIRA AL FUSIBLE DEFECTUOSO.