Procedimiento para la excitación de inversores conectados en paralelo.

Procedimiento para la excitación de los elementos de conmutación (3) de etapas de inversor trifásicas (2) conectadas en paralelo,

donde cada uno de los seis elementos de conmutación (3) de una etapa de inversor (2) presenta respectivamente dos estados de conmutación (0, 1) y el estado de conmutación global de una etapa de inversor (2) está establecido por una combinación de los estados de conmutación (0, 1) de sus elementos de conmutación (3), representable como una secuencia de bits de estado de conmutación (8) de seis bits, y por conmutación de los elementos de conmutación (3) con una frecuencia de conmutación, una secuencia temporal de estados de conmutación globales de la etapa de inversor (2), seleccionados de un número de estados de conmutación globales permitidos, se materializa para la formación de una corriente de salida deseada de la etapa de 10 inversor (2), donde

- la excitación de los elementos de conmutación (3) de una etapa de inversor (2) se realiza a través de una unidad de regulación central (6) conectada con la etapa de inversor (2) correspondiente a través de un recorrido de transmisión de datos en serie (5),

- donde la unidad de regulación central (6) asociada de forma unívoca una secuencia de bits de emisión (9) que se compone de diez bits a cada secuencia de bits de estado de conmutación (8), que se corresponde con un estado de conmutación global permitido de las etapas de inversor (2), donde cada secuencia de bits de emisión (9), que está asociada a un estado de conmutación global permitido de la etapa de inversor (2), se diferencia de otra secuencia de bits de emisión (9), que está asociada a otro estado de conmutación global permitido de la etapa de inversor (2), en al menos cuatro bits,

- y la unidad de regulación central (6) para la excitación de un estado de conmutación global seleccionado transmite la secuencia de bits de emisión (9) asociada a él a la etapa de inversor (2) correspondiente, y la secuencia de bits de emisión (9) se recibe por la etapa de inversor (2) como al menos una secuencia de bits de recepción (10) y se asocia a una secuencia de bits de estado de conmutación (8),

- donde la secuencia de bits de emisión (9) se transmite con una velocidad de transmisión medida en bits por segundo, cuya relación de la frecuencia de conmutación medida en hercios de los elementos de conmutación (3) es al menos de 1000,

- y una modificación del estado de conmutación global de una etapa de inversor (2) sólo se efectúa luego cuando la secuencia de bits de recepción (10) recibida en la etapa de inversor (2) correspondiente se corresponde con una secuencia de bits de un grupo de secuencias de bits predeterminado (11), que se forma por secuencias de bits de emisión (9) que están asociadas de forma unívoca respectivamente a un estado de conmutación global permitido de la etapa de inversor (2), y por secuencias de bits que se diferencian de estas secuencias de bits de emisión (9) como máximo en un bit.