Gestor físico de barrera de sincronización entre procesos múltiples.

Dispositivo informático con barrera de sincronización, que comprende:



• una memoria (RAM, 202),

• una unidad de tratamiento que es capaz de procesar multiprocesos en diferentes procesadores (PZ, 200) y que permite una ejecución en paralelo de los bloques (B) mediante procesos (P), estando asociados dichos bloques (B) por grupos en fases de trabajo (W) sucesivos,

• un circuito de hardware (HBM, 400) con un espacio de dirección utilizable para la memoria (RAM, 202), que puede recibir una llamada de cada proceso (P) que indica la finalización de la ejecución de un bloque (B) en curso, y cada llamada incluye datos, incluyendo el proceso (P) un primer grupo de procesos y un segundo grupo de procesos, independientes entre sí, estando configurado dicho circuito de hardware (HBM, 400) para realizar un primer nivel de sincronización de los procesos (P) del primer grupo, respectivamente del segundo grupo, realizando las siguientes etapas:

• extraer el número de procesos del primer grupo, respectivamente del segundo grupo, a partir de una primera llamada de un proceso del primer grupo, respectivamente del segundo grupo,

• realizar una cuenta atrás de este número a partir de otras llamadas, siendo sincronizados los procesos del primer grupo, respectivamente del segundo grupo, cuando la cuenta atrás indica que se ha ejecutado el conjunto de los bloques (B) del proceso del primer grupo, respectivamente del segundo grupo, de la fase de trabajo (W) en curso, estando configurado dicho circuito de hardware (HBM, 400) además para:

• cuando se ha realizado el primer nivel de sincronización para el primer grupo, respectivamente para el segundo grupo, elegir como maestro uno de los procesos (P) del primer grupo, respectivamente del segundo grupo,

• enviar una respuesta al proceso maestro del primer grupo, respectivamente del segundo grupo, indicando que este proceso es el maestro del primer grupo, respectivamente del segundo grupo, de modo que el proceso maestro del primer grupo y el proceso maestro del segundo grupo realizan un segundo nivel de sincronización para sincronizar el primer grupo y el segundo grupo entre sí,

• recibir una llamada del proceso maestro del primer grupo, respectivamente del segundo grupo, indicando que el proceso maestro ha realizado el segundo nivel de sincronización,

• después de la recepción de la llamada del proceso maestro del primer grupo y de la llamada del proceso maestro del segundo grupo indicando que el proceso maestro del primer grupo y el proceso maestro del segundo grupo han realizado el segundo nivel de sincronización, enviar respuestas a los otros procesos del primer grupo y del segundo grupo para autorizar la ejecución de los bloques (B) de una fase de trabajo posterior, teniendo lugar el acceso al espacio de dirección del circuito de hardware por segmentos sacados de dichos datos de cada llamada, incluyendo estos datos en particular la dirección del circuito de hardware en el espacio de dirección.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/FR2009/052322.

Solicitante: Bull SAS.

Nacionalidad solicitante: Francia.

Dirección: Rue Jean Jaurès 78340 Les Clayes-sous-Bois FRANCIA.

Inventor/es: SOLINAS, ANGELO, CHICHEPORTICHE,JORDAN, DERRADJI,SAÏD, PAIRAULT,JEAN-JACQUES, MENYHART,ZOLTAN, JEAUGEY,SYLVAIN, COUVEE,PHILIPPE.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G06F9/52 SECCION G — FISICA.G06 COMPUTO; CALCULO; CONTEO.G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 9/00 Disposiciones para el control por programa, p. ej. unidad de control (control por programa para dispositivos periféricos G06F 13/10). › Sincronización de programas; Exclusión mutua, p.ej. mediante semáforos.

PDF original: ES-2689125_T3.pdf

 

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