Gestor físico de barrera de sincronización entre procesos múltiples.

Dispositivo informático con barrera de sincronización, que comprende:

• una memoria (RAM, 202),

• una unidad de tratamiento que es capaz de procesar multiprocesos en diferentes procesadores (PZ, 200) y que permite una ejecución en paralelo de los bloques (B) mediante procesos (P), estando asociados dichos bloques (B) por grupos en fases de trabajo (W) sucesivos,

• un circuito de hardware (HBM, 400) con un espacio de dirección utilizable para la memoria (RAM, 202), que puede recibir una llamada de cada proceso (P) que indica la finalización de la ejecución de un bloque (B) en curso, y cada llamada incluye datos, incluyendo el proceso (P) un primer grupo de procesos y un segundo grupo de procesos, independientes entre sí, estando configurado dicho circuito de hardware (HBM, 400) para realizar un primer nivel de sincronización de los procesos (P) del primer grupo, respectivamente del segundo grupo, realizando las siguientes etapas:

• extraer el número de procesos del primer grupo, respectivamente del segundo grupo, a partir de una primera llamada de un proceso del primer grupo, respectivamente del segundo grupo,

• realizar una cuenta atrás de este número a partir de otras llamadas, siendo sincronizados los procesos del primer grupo, respectivamente del segundo grupo, cuando la cuenta atrás indica que se ha ejecutado el conjunto de los bloques (B) del proceso del primer grupo, respectivamente del segundo grupo, de la fase de trabajo (W) en curso, estando configurado dicho circuito de hardware (HBM, 400) además para:

• cuando se ha realizado el primer nivel de sincronización para el primer grupo, respectivamente para el segundo grupo, elegir como maestro uno de los procesos (P) del primer grupo, respectivamente del segundo grupo,

• enviar una respuesta al proceso maestro del primer grupo, respectivamente del segundo grupo, indicando que este proceso es el maestro del primer grupo, respectivamente del segundo grupo, de modo que el proceso maestro del primer grupo y el proceso maestro del segundo grupo realizan un segundo nivel de sincronización para sincronizar el primer grupo y el segundo grupo entre sí,

• recibir una llamada del proceso maestro del primer grupo, respectivamente del segundo grupo, indicando que el proceso maestro ha realizado el segundo nivel de sincronización,

• después de la recepción de la llamada del proceso maestro del primer grupo y de la llamada del proceso maestro del segundo grupo indicando que el proceso maestro del primer grupo y el proceso maestro del segundo grupo han realizado el segundo nivel de sincronización, enviar respuestas a los otros procesos del primer grupo y del segundo grupo para autorizar la ejecución de los bloques (B) de una fase de trabajo posterior, teniendo lugar el acceso al espacio de dirección del circuito de hardware por segmentos sacados de dichos datos de cada llamada, incluyendo estos datos en particular la dirección del circuito de hardware en el espacio de dirección.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/FR2009/052322.

Solicitante: Bull SAS.

Nacionalidad solicitante: Francia.

Dirección: Rue Jean Jaurès 78340 Les Clayes-sous-Bois FRANCIA.

Inventor/es: SOLINAS, ANGELO, CHICHEPORTICHE,JORDAN, DERRADJI,SAÏD, PAIRAULT,JEAN-JACQUES, MENYHART,ZOLTAN, JEAUGEY,SYLVAIN, COUVEE,PHILIPPE.

Fecha de Publicación: 8 de Noviembre de 2018.

Clasificación Internacional de Patentes:

G06F9/52 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 9/00 Disposiciones para el control por programa, p. ej. unidades de control (control por programa para dispositivos periféricos G06F 13/10). › Sincronización de programas; Exclusión mutua, p. ej. mediante semáforos.

PDF original: ES-2689125_T3.pdf

Patentes similares o relacionadas:

Tratamiento sincronizado de datos mediante recursos informáticos en red, del 28 de Agosto de 2019, de Royal Bank of Canada: Un procedimiento realizado mediante, por lo menos, un procesador que ejecuta instrucciones interpretables a máquina, comprendiendo el procedimiento: asociar, con señales […]

Coautoría para un sistema de gestión de documentos, del 6 de Marzo de 2019, de M-Files Oy: Un método en un sistema de gestión de documentos, en donde dicho sistema de gestión de documentos almacena objetos electrónicos en un servidor […]

Aparato y método para procesar eventos en una red de telecomunicaciones, del 9 de Enero de 2019, de TELEFONAKTIEBOLAGET LM ERICSSON (PUBL): Un método para sincronizar el procesamiento de eventos asociados con sesiones de aplicación en una plataforma de procesamiento de telecomunicaciones, […]

Método, aparato y chip para implementar una operación mutuamente excluyente de múltiples hilos, del 21 de Marzo de 2018, de HUAWEI TECHNOLOGIES CO., LTD.: Un método para implementar una operación mutuamente excluyente de múltiples hilos en un chip, donde el chip comprende una pluralidad de núcleos pequeños […]

Sistema configurable de gestión de arbitraje de eventos y recursos, del 20 de Diciembre de 2017, de QUALCOMM INCORPORATED: Un procedimiento para proporcionar la asignación de recursos para las aplicaciones de dispositivos móviles, que comprende: asociar un nivel […]

Procedimiento, mecanismo y producto de programa informático para ejecutar varias tareas en un procesador multihilo y para proporcionar estimaciones del peor tiempo de ejecución, del 2 de Abril de 2013, de BARCELONA SUPERCOMPUTING CENTER - CENTRO NACIONAL DE SUPERCOMPUTACION: Procedimiento para ejecutar varias tareas en un procesador multihilo, MT, teniendo cada tarea, para cada recursohardware compartido de un conjunto predeterminado de recursos […]