Dispositivo de extracción de reloj con retroalimentación digital de fase sin ajuste externo.

Dispositivo de extracción de reloj a partir de una señal en serie en banda de base,

denominada señal recibida, representativa de unos datos digitales y codificada con una señal de reloj que presenta una frecuencia de reloj bits fsr, que comprende:

- un circuito (19) que recibe una señal procedente de la señal recibida y acompasado a la frecuencia de reloj bits fsr, y que emite, en al menos una salida de reloj (29), una señal de reloj, denominada señal de reloj de recepción, al menos sustancialmente sincronizada y en fase con la frecuencia de reloj bits fsr de la señal recibida;

- un bucle de retroalimentación de fase (25) que comprende:

- una primera entrada (27) conectada a una salida de reloj (29) del circuito (19) que emite una señal de reloj de recepción;

- una segunda entrada (28) alimentada con una señal procedente de la señal recibida;

- un detector (26) digital de fase que comprende un detector de adelanto-retardo conectado a la primera y a la segunda entradas (27, 28) y adaptado para emitir, en al menos una salida (33a, 33b), al menos una señal digital, denominada señal de estados de fase, representativa de un desplazamiento de fase entre la señal de reloj de recepción y la señal recibida, y del sentido de este desplazamiento;

- una salida (36a) que emite una señal, denominada señal de control, conectada a una entrada, denominada entrada de control, del circuito (19) que emite una señal de reloj de recepción, adaptada para que el valor de la frecuencia de la señal de reloj de recepción dependa del valor de la señal de control recibida en esta entrada de control;

- un circuito, denominado circuito contador (30, 35, 55, 91, 92, 116, 117), que presenta una entrada conectada a dicha salida (33a, 33b) del detector (26) digital de fase, estando dicho circuito contador adaptado para realizar al menos un filtrado por conteo/desconteo digital en las variaciones de los valores relativos de la señal digital emitidos a lo largo del tiempo por el detector (26) de fase, y para emitir una señal de control en forma digital cuyo valor depende del resultado de este (estos) filtrado(s), estando este valor de la señal de control adaptado para imponer un valor de la frecuencia de la señal de reloj de recepción igual a un valor así filtrado de la frecuencia de reloj bits fsr de la señal de reloj de recepción,

caracterizado por que:

- el circuito (19) que emite una señal de reloj de recepción es un oscilador (19) bloqueado en inyección con control digital, que comprende una entrada digital de control, adaptada para poder recibir la señal de control emitida por el bucle de retroalimentación de fase (25) en forma digital, y para que el valor de la frecuencia propia fos del oscilador (19) dependa del valor de la señal de control recibida en esta entrada de control;

- el bucle de retroalimentación de fase (25) comprende un circuito (30) que presenta al menos una entrada (32a, 32b) conectada respectivamente a la(s) salida(s) del detector (26) de adelanto-retardo, y que emite en al menos una salida (31a, 31b), una señal digital, denominada señal de estados de fase filtrada:

- que tiene un primer valor relativo tras la recepción de un número predeterminado N superior a 1 de valores idénticos sucesivos en la entrada, que corresponde a N bits de datos sucesivos de la señal recibida para los cuales el detector (26) de adelanto-retardo ha detectado un desplazamiento de fase en el mismo sentido;

- que tiene un segundo valor relativo tras la recepción de N valores idénticos sucesivos en la entrada, que corresponde a N bits de datos sucesivos de la señal recibida para los cuales el detector (26) de adelantoretardo ha detectado un desplazamiento de fase en el otro sentido;

- que tiene un tercer valor relativo en los demás casos,

de tal modo que el valor relativo de la señal de estados de fase filtrada es representativo de la presencia de un desplazamiento de fase en el mismo sentido, y del sentido de este desplazamiento de fase, para N bits de datos sucesivos de la señal recibida, entre los flancos de la señal de reloj de recepción y los bits de datos correspondientes de la señal recibida.

La invención se refiere a un dispositivo de extracción de reloj, y de manera más particular a un dispositivo de extracción de reloj y de datos digitales, a partir de una señal en serie en banda de base, denominada señal recibida, representativa de datos digitales, y codificada con una señal de reloj que presenta un frecuencia de reloj bits fsr que corresponde al menos sustancialmente a una frecuencia nominal fn.

En numerosas aplicaciones, y en particular en el campo de las muy altas frecuencias (frecuencias nominales fn superiores a 5 MHz, que pueden ser superiores a 1 GHz, que pueden incluso llegar actualmente hasta 4 GHz e incluso superar muy ampliamente estos valores en el futuro) que corresponden a muy altas velocidades (superiores a 5 Mbits/s, que pueden ser superiores a 1 Gbits/s, y que pueden llegar incluso a 4 Gbits/s para los estándares SONET OC-768 y SDH STM-256 y que pueden superar muy ampliamente estos valores en el futuro), se transmite en un canal de transmisión (cuya tecnología de realización puede ser cualquiera: eléctrica, óptica, radiofrecuencia...) de una conexión en serie en banda de base una señal que incorpora unos datos digitales mezclados con una señal de reloj, de tal modo que se evita tener que transmitir estas dos informaciones en dos canales diferentes. Esto permite evitar cualquier emparejamiento delicado de la longitud de los trayectos de las señales. Con dichas señales, al nivel del receptor, es necesario extraer de la señal recibida, de naturaleza analógica, por una parte los valores de los datos digitales y, por otra parte, la señal de reloj correspondiente a estos datos. Para obtener los valores de los datos, se muestrea la señal recibida a partir de la señal de reloj previamente extraída de los datos.

La solución más habitual para realizar dicho dispositivo de extracción de reloj y de datos consiste en utilizar unos circuitos que comprenden al menos un bucle de bloqueo de fase, denominado PLL, que comprende principalmente, en la salida de un circuito que genera impulsos que corresponden a los flancos ascendentes y descendentes de la señal recibida, enviando un comparador de fase una señal de consigna a un oscilador controlado en tensión, denominado VCO, a través de un filtro de bucle. El VCO suministra una señal de reloj interno a un biestable de decisión, que constituye un circuito de muestreo que extrae los datos de la señal recibida. Estos circuitos PLL tradicionales, que utilizan unos osciladores de relajación o unos osciladores de red LC, unos comparadores fase/frecuencia y unos divisores digitales de alta frecuencia, presentan diferentes inconvenientes. Son incompatibles con las conexiones de alta velocidad; precisan una referencia de frecuencia externa; precisan una sincronización en el arranque mediante un preámbulo de datos que deben necesariamente estar presentes en la señal recibida, lo que no es aceptable en algunas aplicaciones; presentan una gran complejidad de optimización de funcionamiento y de realización, numerosos parámetros interdependientes y contradictorios que se deben tener en cuenta, en particular en lo que se refiere al circuito comparador fase/frecuencia; tienen un consumo energético muy alto; su realización analógica es muy dependiente de la tecnología de fabricación de los componentes semiconductores que se utilizan... Por consiguiente, la realización de un circuito PLL para realizar una funcionalidad de extracción de reloj precisa la intervención de especialistas de los circuitos analógicos con una gran experiencia y una gran técnica, y, por otra parte, precisa unos tiempos de desarrollo importantes, hay que renovarlos regularmente cada vez que evoluciona la tecnología, lo que, desde el punto de vista de las exigencias actuales de funcionamiento a escala industrial, no es admisible.

Otra solución conocida para realizar la extracción de reloj se basa en el uso de un bucle de bloqueo de retardo, denominado DLL. Sin embargo, estos circuitos precisan un código específico en lo que se refiere a la señal recibida, en particular con un bit de arranque y un bit de parada para formar una transición de referencia en cada palabra (lo que reduce la frecuencia de transmisión máxima accesible para los datos, tradicionalmente del 33 % con unos datos útiles de 8 bits y un código como 8B/12B). Además, los datos recuperados presentan una deriva de fase («jitter») relativamente importante, que puede conducir a un importante porcentaje de errores de bits. Igualmente, dicho circuito DLL es muy sensible a los ruidos en la señal recibida. Por último, esta técnica implementada con unos componentes digitales es difícilmente compatible con unas velocidades de transmisión extremadamente elevadas.

El documento FR 2838265 ha propuesto una solución que consiste en utilizar un oscilador de inyección, es decir un oscilador bloqueado en inyección en la frecuencia de flancos de la señal recibida en un circuito de bucle abierto. Para ello, el oscilador de inyección es un oscilador de resistencia negativa que utiliza un par acoplado de transistores MOS, y recibe una señal de impulsos de sincronización acompasada a la frecuencia de reloj bits fsr de la señal recibida, emitiéndose esta señal de impulso por un generador de impulsos de sincronización. Este oscilador bloqueado en inyección que presenta una frecuencia de oscilaciones libres fos, tiene la facultad de bloquearse en la señal de impulsos si la frecuencia de esta última está en su intervalo de funcionamiento, denominado intervalo de captura. Este proporciona entonces una señal de reloj cuya frecuencia corresponde exactamente a la frecuencia de reloj bits fsr.

Sin embargo, el problema que se plantea entonces es garantizar también la sincronización en fase de la señal de reloj que proporciona el oscilador, con respecto a la señal recibida. A este respecto, se sabe que el desplazamiento de fase que introduce el oscilador es proporcional a la diferencia entre la frecuencia de la señal en la entrada del oscilador y la frecuencia propia fos de esta última. Como consecuencia, se puede pensar en ajustar el valor de la frecuencia propia del oscilador en función de la frecuencia de reloj bits fsr de la señal recibida al diseñar el circuito.

Pero esta solución sigue siendo imperfecta en la medida en que justamente el valor de esta frecuencia de reloj bits fsr no se conoce con precisión (lo que constituye el problema técnico inicial principal que precisa la presencia de un circuito de extracción de reloj en el receptor). Además, precisaría en cualquier caso un ajuste del circuito para cada aplicación. Aunque dicho ajuste es admisible en el contexto de un prototipo de laboratorio, no es aceptable en la mayoría de las aplicaciones industriales de dicho circuito.

El documento FR 2838265 ha propuesto resolver este problema de desplazamiento de fase previendo una lógica de decisión para seleccionar un valor entre diferentes valores suministrados por una multitud de biestables de muestreo desplazados de acuerdo con unos tiempos de desplazamiento distintos con respecto a los impulsos de la señal de reloj de recepción. Resulta que, en la práctica, esta solución no es realmente eficaz en todas las situaciones.

También el documento US 692475 describe un circuito PLL que comprende un detector digital de fase, una bomba de carga y un filtro de bucle que controla un oscilador controlado en tensión, recibiendo este último la señal de datos en la entrada a través de un duplicador de frecuencia. Además de que no se indica la realización práctica del detector digital de fase, este circuito presenta el inconveniente de no poder realizarse completamente de forma digital, puesto que la bomba de carga y el filtro de bucle son componentes de tipo analógico. Por consiguiente, la realización de un circuito de acuerdo con este documento es estrechamente dependiente en la práctica de la tecnología del semiconductor que se utiliza y no se puede adaptar simple y rápidamente a otra tecnología de semiconductor, sin precisar previamente un nuevo diseño del circuito. Además, este circuito al presentar un reducido intervalo de frecuencias admisibles en la entrada y al no adaptarse automáticamente a la señal recibida, precisa unos ajustes manuales externos de la frecuencia libre del oscilador y de la diferencia de retardos de propagación entre las diferentes líneas, en particular la que permite extraer los datos y la que permite extraer el reloj. Por lo tanto, el circuito que se describe en este documento no puede ser objeto de una utilización a escala industrial en las aplicaciones en las que el periodo de desarrollo se debe minimizar y/o en aquellas en las que es preciso poder migrar con frecuencia de una tecnología de semiconductor a otra y/o en las que la frecuencia de la señal recibida puede... [Seguir leyendo]

1. Dispositivo de extracción de reloj a partir de una señal en serie en banda de base, denominada señal recibida, representativa de unos datos digitales y codificada con una señal de reloj que presenta una frecuencia de reloj bits fsr, que comprende:

- un circuito (19) que recibe una señal procedente de la señal recibida y acompasado a la frecuencia de reloj bits fsr, y que emite, en al menos una salida de reloj (29), una señal de reloj, denominada señal de reloj de recepción, al menos sustancialmente sincronizada y en fase con la frecuencia de reloj bits fsr de la señal recibida;

- un bucle de retroalimentación de fase (25) que comprende:

- una primera entrada (27) conectada a una salida de reloj (29) del circuito (19) que emite una señal de reloj de recepción;

- una segunda entrada (28) alimentada con una señal procedente de la señal recibida;

- un detector (26) digital de fase que comprende un detector de adelanto-retardo conectado a la primera y a la segunda entradas (27, 28) y adaptado para emitir, en al menos una salida (33a, 33b), al menos una señal digital, denominada señal de estados de fase, representativa de un desplazamiento de fase entre la señal de reloj de recepción y la señal recibida, y del sentido de este desplazamiento;

- una salida (36a) que emite una señal, denominada señal de control, conectada a una entrada, denominada entrada de control, del circuito (19) que emite una señal de reloj de recepción, adaptada para que el valor de la frecuencia de la señal de reloj de recepción dependa del valor de la señal de control recibida en esta entrada de control;

- un circuito, denominado circuito contador (3, 35, 55, 91, 92, 116, 117), que presenta una entrada conectada a dicha salida (33a, 33b) del detector (26) digital de fase, estando dicho circuito contador adaptado para realizar al menos un filtrado por conteo/desconteo digital en las variaciones de los valores relativos de la señal digital emitidos a lo largo del tiempo por el detector (26) de fase, y para emitir una señal de control en forma digital cuyo valor depende del resultado de este (estos) filtrado(s), estando este valor de la señal de control adaptado para imponer un valor de la frecuencia de la señal de reloj de recepción igual a un valor así filtrado de la frecuencia de reloj bits fsr de la señal de reloj de recepción,

caracterizado porque:

- el circuito (19) que emite una señal de reloj de recepción es un oscilador (19) bloqueado en inyección con control digital, que comprende una entrada digital de control, adaptada para poder recibir la señal de control emitida por el bucle de retroalimentación de fase (25) en forma digital, y para que el valor de la frecuencia propia fos del oscilador (19) dependa del valor de la señal de control recibida en esta entrada de control;

- el bucle de retroalimentación de fase (25) comprende un circuito (3) que presenta al menos una entrada (32a, 32b) conectada respectivamente a la(s) salida(s) del detector (26) de adelanto-retardo, y que emite en al menos una salida (31a, 31b), una señal digital, denominada señal de estados de fase filtrada:

- que tiene un primer valor relativo tras la recepción de un número predeterminado N superior a 1 de valores idénticos sucesivos en la entrada, que corresponde a N bits de datos sucesivos de la señal recibida para los cuales el detector (26) de adelanto-retardo ha detectado un desplazamiento de fase en el mismo sentido;

- que tiene un segundo valor relativo tras la recepción de N valores idénticos sucesivos en la entrada, que corresponde a N bits de datos sucesivos de la señal recibida para los cuales el detector (26) de adelanto- retardo ha detectado un desplazamiento de fase en el otro sentido;

- que tiene un tercer valor relativo en los demás casos,

de tal modo que el valor relativo de la señal de estados de fase filtrada es representativo de la presencia de un desplazamiento de fase en el mismo sentido, y del sentido de este desplazamiento de fase, para N bits de datos sucesivos de la señal recibida, entre los flancos de la señal de reloj de recepción y los bits de datos correspondientes de la señal recibida.

2. Dispositivo de acuerdo con la reivindicación 1, caracterizado por que el detector (26) de adelanto-retardo está adaptado para emitir en una primera salida (33a) una señal digital (E) representativa de la presencia de un adelanto de fase entre la señal de reloj de recepción y la señal recibida, y en una segunda salida (33b) una señal digital (L) representativa de la presencia de un retardo de fase entre la señal de reloj de recepción y la señal recibida.

3. Dispositivo de acuerdo con una de las reivindicaciones 1 o 2, caracterizado por que el detector (26) de adelanto- retardo está adaptado para muestrear la señal recibida en los flancos ascendentes y descendentes de la señal de reloj de recepción.

4. Dispositivo de acuerdo con una de las reivindicaciones 1 a 3, caracterizado por que el detector (26) de adelanto- retardo está adaptado para realizar un doble muestreo, uno en fase con los flancos de la señal de reloj de recepción, el otro en cuadratura con los flancos de la señal de reloj de recepción de tal modo que determina el estado

intermedio de la señal recibida.

5. Dispositivo de acuerdo con una de las reivindicaciones 1 a 4, caracterizado por que dicho circuito (3) que emite la señal de estados de fase filtrada es un convertidor decisional (3).

6. Dispositivo de acuerdo con una de las reivindicaciones 1 a 5, caracterizado por que dicho circuito contador comprende al menos un circuito, denominado circuito acumulador (35, 55, 91, 92, 116, 117), que comprende al menos una entrada (32a, 32b) que recibe una señal digital procedente de cada señal de estados emitida por el detector (26) de adelanto-retardo, estando este circuito acumulador adaptado para emitir una señal digital, denominada señal de conteo/desconteo, cuyo valor relativo es representativo de la recepción de una acumulación de valores relativos presentados en la entrada o en las entradas (32a, 32b) de este circuito acumulador.

7. Dispositivo de acuerdo con la reivindicación 6, caracterizado por que dicho circuito contador comprende de forma sucesiva un convertidor decisional (3) y un circuito acumulador (35, 91, 92) adaptado para acumular los valores relativos de la señal de estados de fase filtrada emitida por el convertidor decisional (3).

8. Dispositivo de acuerdo con la reivindicación 7, caracterizado por que el circuito acumulador presenta una salida (36) paralela, y está adaptado para emitir en esta salida (36) paralela una señal digital paralela de conteo/desconteo, y por que el oscilador (19) bloqueado en inyección comprende una entrada digital paralela de control que comprende un número de bits inferior al de la salida (36) digital paralela del circuito acumulador, estando solo una parte (36a) de los bits más significativos de la salida (36) digital paralela del circuito acumulador conectados a los bits de la entrada digital paralela de control del oscilador (19) bloqueado en inyección, de tal modo que dicha señal de control emitida por el circuito contador está formada por dicha parte (36a) de los bits más significativos de dicha señal de conteo/desconteo.

9. Dispositivo de acuerdo con la reivindicación 8, caracterizado por que la entrada digital paralela del oscilador (19) bloqueado en inyección comprende 5 bits, estando solo los 5 bits más significativos de la salida (36) digital paralela del circuito acumulador conectados a los 5 bits de la entrada digital paralela de control del oscilador bloqueado en inyección.

1. Dispositivo de acuerdo con una de las reivindicaciones 1 a 9, caracterizado por que la entrada digital de control del oscilador (19) bloqueado en inyección está conectada a un circuito que comprende una multitud de conmutadores (45a, 45b, 45c, 45d, 45e), estando cada conmutador conectado en serie con al menos un condensador integrado dentro del circuito del oscilador (19) de tal modo que modifica su frecuencia propia.

11. Dispositivo de acuerdo con las reivindicaciones 7 y 1, caracterizado por que cada bit de la entrada digital de control está conectado a uno de los conmutadores.

12. Dispositivo de acuerdo con una de las reivindicaciones 1 a 11, caracterizado por que el circuito de extracción de reloj comprende, además, un circuito, denominado generador (2) de impulsos de sincronización, que genera una señal de impulsos de corriente en la frecuencia de flancos de la señal recibida, y adaptado al funcionamiento del oscilador (19) bloqueado en inyección, estando este generador (2) de impulsos de sincronización adaptado para emitir la señal de impulsos de corriente en una salida (22) única conectada únicamente a una entrada (23) de corriente del oscilador (19) bloqueado en inyección.

13. Dispositivo de acuerdo con una de las reivindicaciones 1 a 12, de extracción de reloj y de datos digitales, que comprende, además, un circuito (15) de muestreo de la señal recibida con la señal de reloj de recepción, teniendo este circuito (15) de muestreo una primera entrada, denominada entrada de señal (17), conectada a la entrada de recepción, y una segunda entrada, denominada entrada de reloj (18), conectada a una salida de reloj (29) del oscilador bloqueado en inyección, estando este circuito (15) de muestreo adaptado para emitir en al menos una salida (16) de datos, unos datos digitales transmitidos por la señal recibida,

caracterizado por que comprende al menos un circuito desfasador (37a, 37b, 37c, 37d, 37e, 37f) adaptado para introducir una diferencia de fase constante entre la entrada de señal (17) y la entrada de reloj (18) del circuito (15) de muestreo, estando la diferencia de fase total entre estas dos entradas (17, 18) resultante de cada circuito desfasador adaptada para garantizar una alineación de fase de la señal en la entrada de señal (17) y de la señal en la entrada de reloj (18).

14. Dispositivo de acuerdo con una de las reivindicaciones 1 a 13, caracterizado por que está adaptado para poder funcionar con una frecuencia de reloj bits fsr superior a 5 MHz.