La unidad (1, 2, 3) que comprende: una fuente de reloj (CLK1, CLK2) para generar una señal de fuente de reloj (CLK10, CLK20), un primer puerto (BD11, BD21) para comunicarse con una línea de reloj interno (ICLK) y un segundo puerto (BD12, BD22) para comunicarse con una línea de reloj del sistema (SCLK), un dispositivo de bucle de bloqueo de fase (P1, P2) que tiene una característica predeterminada y que sirve para generar una señal de reloj (CLKP1), una sección lógica (MS) para la comunicación con un bus de lógica (L-BUS), la sección lógica determina si la unidad está dedicada como maestra o esclava, caracterizada porque el dispositivo de bucle de bloqueo de fase (P1, P2) genera una señal de reloj (CLKP1, CLKP2), que es derivada desde una señal de reloj sobre la línea de reloj interno (ICLK) o desde la fuente de reloj en la unidad, el primer puerto (BD11;

BD21) es bidireccional a fin de llevar la señal de la fuente de reloj a la línea del reloj interno (ICLK) o traer una señal desde la línea del reloj interno al dispositivo de bucle de bloqueo de fase (P1, P2), el segundo puerto (BD12; BD22) es bidireccional a fin de llevar la señal de reloj del dispositivo de bucle de bloqueo de fase (P1, P2) a la línea del reloj del sistema (SCLK) o traer la señal de reloj desde la línea de reloj del sistema a la sección lógica (MS1, MS2), la sección lógica (MS) controla el primer y segundo puertos bidireccionales (BD11; BD12, BD21; BD22) por medio de señales capacitadoras (BD11E; BD12E, BD21E; BD22E) por medio de las cuales la sección lógica (MS) cuando determina que la unidad está dedicada como una unidad maestra, controla la señal de la fuente de reloj (CLK10, CLK20) que se va a exportar a la línea de reloj interno (ICLK) y/o controla la señal generada por el dispositivo de bucle de bloqueo de fase derivada de la señal de reloj de la línea de reloj interno que se va a exportar a la línea del reloj del sistema (SCLK)

Reloj sin interruptores.

Campo de la invención

La presente invención se refiere a sistemas que dependen de un conjunto de fuentes de reloj.

Antecedentes de la invención

Los ordenadores más grandes y sistemas de control están a menudo distribuidos en un conjunto de placas de circuitos, cada uno con su propia fuente de reloj. Normalmente, las aplicaciones a tiempo real requieren señales de reloj de referencia de fase precisa alineadas a fin de garantizar que la operación no se vea afectada en caso de un fallo de una fuente de reloj o del fracaso de una unidad que incorpore dicha fuente de reloj. Se sabe como generar un reloj de sistema común a partir de al menos una de un conjunto de fuentes de reloj, de manera que se proporcione una señal de reloj de referencia del sistema, preferiblemente con retrasos de fase insignificantes, a cada una del conjunto de las placas. Si cualquier placa de circuito o cualquier fuente de reloj no funcionaran bien, la función de reloj del sistema debería ser restaurada o retenida. También debería ser posible reemplazar una sola placa de circuito sin seriamente interrumpir la operación del sistema restante, o sea ser posible el intercambio caliente de placas de circuitos. El documento de patente de Estados Unidos US6194969 del estado anterior de la técnica muestra un sistema de reloj redundante que comprende una primera placa de reloj y una segunda placa de reloj, una placa de sistema y un controlador del sistema. Cada placa de reloj comprende al menos una fuente de reloj. En operación, una placa de reloj está proporcionando una señal de reloj maestro mientras que la otra está proporcionando una señal de reloj alineado esclavo. Si se encuentra que la señal de reloj maestro pierde tan poco como un borde de reloj, un error de entrada del reloj es identificado por la placa del sistema y se realiza un cambio en, por ejemplo dentro de tres ciclos de reloj, a la señal de reloj esclavo redundante en alineación de fase con la señal de reloj maestro. Cualquiera de la primera o segunda placa de reloj puede ser intercambiada en caliente con una tercera placa de reloj. Este documento constituye el preámbulo de la reivindicación independiente 1.

En el documento patente de Estados Unidos US6194969 del estado anterior de la técnica se proporcionan dos señales en fase fija para la redundancia. Para hacer uso de estas señales de reloj redundantes, cada receptor necesita dos entradas y un circuito de selección para cambiar entre las señales de reloj redundantes.

El documento de patente de Estados Unidos US4282493 del estado anterior de la técnica muestra un reloj redundante que genera circuitos para proporcionar una señal de reloj ininterrumpida. Se proporcionan dos módulos de reloj cada uno comprende un primer oscilador PLL y un segundo oscilador PLL que monitoriza al primer oscilador PLL y proporciona una señal de fuera de bloqueo tras la detección de cualquier disparidad entre ellos. Un reloj es maestro y el otro es esclavo. El cambio del estado de maestro del reloj de un módulo al otro no causará ninguna discontinuidad de fase o transiciones de bits momentáneas en señales de salida de los relojes debido a que el reloj maestro y el esclavo están en fase fija con respecto el uno al otro antes y después del cambio. El cambio de un reloj a otro puede ser iniciado si se detecta un fallo, como se indica por una señal de salida de fuera de bloqueo.

Si hay un fallo en el módulo de reloj maestro en el documento de patente de Estados Unidos US4282493, la señal de la unidad esclava asumirá el mando perfectamente. Sin embargo, cuando el módulo de esclavo asume el mando como maestro, la señal de esta placa físicamente es impulsada a través de la placa del maestro anterior. Si se quita la placa maestra anterior, todas las placas del sistema perderán su señal de reloj; o sea, el intercambio en caliente de los módulos de reloj no es posible.

Además, aparte de los dispositivos PLL utilizados para el bloqueo de fase de las dos fuentes, el documento de patente de Estados Unidos US4282493 asume un PLL en el extremo del receptor y requiere lógica adicional en todas las placas del sistema que comparten un reloj común de la misma manera que en el documento de patente de Estados Unidos US6194969.

El documento de patente de Estados Unidos US5852728 muestra un sistema de procesador dual con dos fuentes de reloj, circuitos de detección de parada del reloj, circuitos de decisión maestro/esclavo, dispositivos PLL y un circuito de conversión para realizar el cambio de una fuente de reloj a otra. Una señal de reloj adecuada de cualquiera de las fuentes de reloj puede servir como una fuente común de reloj para las unidades de procesamiento que operan en sincronismo. El suministro de reloj a los procesadores se continúa sin interrupción durante la operación de cambio de reloj. Este documento constituye el preámbulo de la reivindicación 1. El sistema parece ser una unidad, por lo tanto los relojes del sistema no serían intercambiables en caliente.

Compendio de la invención

Es un objeto principal de la invención exponer un aparato, que proporciona una señal de reloj prácticamente ininterrumpida si un reloj local o una unidad de reloj no funcionan bien o una unidad de reloj se intercambia en caliente y que no requiere un componente superior de sistema para asegurar la redundancia. Este objeto se ha logrado por el tema definido en la reivindicación 1. Además, es un objeto exponer un sistema de reloj extensible, que se basa en un único tipo de unidad modular de reloj. Este objeto se ha logrado por medio del tema definido en la reivindicación 4.

Aparecerán más ventajas en la siguiente descripción detallada de las realizaciones preferidas de la invención.

Breve descripción de los dibujos

La Figura 1 muestra una realización preferida de la invención de un circuito de reloj local de dos unidades ejemplares que están conectadas entre sí por medio de un bus de reloj y el bus de lógica,

la Figura 2 muestra una realización ejemplar que comprende tres placas de reloj redundantes y dos placas con funcionalidad adicional pero sin necesidad de recurrir a ningún circuito de reloj,

la Figura 3 muestra un diagrama ejemplar de temporización en relación a la operación de las unidades que se muestran en la figura 1, en el que inicialmente la unidad 1 es maestro y la unidad 2 es esclavo y donde subsecuentemente la unidad 2 es maestro y la unidad 1 es esclavo, y

la Figura 4 muestra una realización preferida de circuitos de detección de fallos en la primera unidad que se muestra en la figura 1.

Descripción detallada de las realizaciones preferidas de la invención

En la figura 1, se presenta un aparato 10 que comprende dos unidades 1 y 2. Cada unidad comprende una funcionalidad de reloj y una funcionalidad adicional (que no se muestra). Las funcionalidades de reloj de las dos unidades son idénticas y están acopladas la una con la otra en un bus de reloj, compuesto por una línea de reloj del sistema, SCLK, y una línea de reloj interno, ICLK y sobre un bus de la lógica, L-BUS. La funcionalidad adicional podría referirse a prácticamente cualquier funcionalidad que requiera una señal de reloj, tal como la funcionalidad de la estación de radio base de las telecoms. La funcionalidad adicional de las unidades puede no ser necesariamente la misma. Ventajosamente, podrían disponerse las unidades en placas de circuitos independientes que encajen en un soporte común. Además, tres o más unidades podrían ser acopladas a los buses antes mencionados; mediante lo cual una unidad determinada es maestra y las demás unidades son esclavas. El reloj del sistema SCLK es la señal de referencia de reloj proporcionada a todas las unidades a partir de la unidad maestra dedicada determinada.

La primera unidad comprende una sección lógica MS1, una fuente de reloj CLK1, que comprende por ejemplo un reloj de cuarzo, un dispositivo P1 de bucle de bloqueo de fase (PLL), un primer puerto bidireccional BD11 y un segundo puerto bidirectional BD12.

La fuente de reloj CLK1 está generando una señal de fuente de reloj CLK10, que puede ser detenida tras la recepción de una señal de mando asincrónica ASCMD1. La señal de fuente de reloj CLK10 se emite al primer puerto bidireccional BD11. Dependiendo del estado de una señal capacitadora BD11E, BD11 tiene la siguiente función: si está activada, BD11 envía la señal de la fuente de reloj al reloj interno CLK10 sobre...

1. La unidad (1, 2, 3) que comprende:

una fuente de reloj (CLK1, CLK2) para generar una señal de fuente de reloj (CLK10, CLK20),

un primer puerto (BD11, BD21) para comunicarse con una línea de reloj interno (ICLK) y un segundo puerto (BD12, BD22) para comunicarse con una línea de reloj del sistema (SCLK),

un dispositivo de bucle de bloqueo de fase (P1, P2) que tiene una característica predeterminada y que sirve para generar una señal de reloj (CLKP1),

una sección lógica (MS) para la comunicación con un bus de lógica (L-BUS), la sección lógica determina si la unidad está dedicada como maestra o esclava, caracterizada porque

el dispositivo de bucle de bloqueo de fase (P1, P2) genera una señal de reloj (CLKP1, CLKP2), que es derivada desde una señal de reloj sobre la línea de reloj interno (ICLK) o desde la fuente de reloj en la unidad,

el primer puerto (BD11; BD21) es bidireccional a fin de llevar la señal de la fuente de reloj a la línea del reloj interno (ICLK) o traer una señal desde la línea del reloj interno al dispositivo de bucle de bloqueo de fase (P1, P2),

el segundo puerto (BD12; BD22) es bidireccional a fin de llevar la señal de reloj del dispositivo de bucle de bloqueo de fase (P1, P2) a la línea del reloj del sistema (SCLK) o traer la señal de reloj desde la línea de reloj del sistema a la sección lógica (MS1, MS2),

la sección lógica (MS) controla el primer y segundo puertos bidireccionales (BD11; BD12, BD21; BD22) por medio de señales capacitadoras (BD11E; BD12E, BD21E; BD22E) por medio de las cuales la sección lógica (MS) cuando determina que la unidad está dedicada como una unidad maestra,

controla la señal de la fuente de reloj (CLK10, CLK20) que se va a exportar a la línea de reloj interno (ICLK) y/o

controla la señal generada por el dispositivo de bucle de bloqueo de fase derivada de la señal de reloj de la línea de reloj interno que se va a exportar a la línea del reloj del sistema (SCLK).

2. La unidad según la reivindicación 1, en donde las señales capacitadoras (BD12E; BD22E) de la sección lógica (MS) cambian primero de estado cuando la señal de reloj de la línea del reloj del sistema (SCLK) está en un estado lógico con un cierto intervalo de seguridad predeterminado a partir de los cambios de estado de la señal de reloj de la línea del reloj del sistema (SCLK).

3. El sistema (10) que comprende al menos dos unidades (1, 2, 3) según cualquiera de las reivindicaciones 1 o 2, las unidades están acopladas a una línea de reloj de sistema común (SCLK), una línea de reloj interno común (ICLK), y un bus lógico (L-BUS), por medio de los cuales una unidad única (1, 2) es dedicada como unidad maestra cada vez.

4. El sistema según la reivindicación 3, por medio del cual la sección lógica (MS) en cooperación con otras secciones lógicas de otras unidades, negocia un esquema de prioridades según el cual se determina un orden predeterminado para dedicar unidades como unidades maestras.

5. El sistema según cualquiera de las reivindicaciones 2-4, en donde la sección lógica de cualquier unidad comprende circuitos que detectan los fallos y por medio de los cuales si se detecta un fallo en cualquier dispositivo, el sistema inicia el cambio de una unidad dedicada a otra unidad dedicada subsiguiente.

6. El sistema según cualquiera de las reivindicaciones 2-5, que comprende una placa adicional (6, 7) que no comprende ninguna funcionalidad generadora de un reloj o evaluadora de un reloj, la placa adicional está acoplada a la línea del reloj del sistema (SCLK) pero no a la línea del reloj interno (ICLK) ni al bus lógico (L-BUS).

7. El sistema según cualquiera de las reivindicaciones 2-6, que comprende al menos tres unidades (1, 2, 3).