APARATO INVERSOR CON CONTROL DE PUERTA MEJORADO PARA MOSFET DE POTENCIA.

Aparato inversor con control de puerta mejorado para mosfet de potencia Antecedentes de la invención 1. Campo de la invención La presente invención se refiere a un aparato inversor, y en particular, se refiere a una técnica para controlar óptimamente puertas de los MOSFET de potencia (Transistores de Efecto de Campo de Metal Óxido Semiconductor) dentro de un aparato inversor. 2. Descripción de la técnica relacionada Un circuito de control de puerta que controla las puertas de los MOSFET de potencia dentro de un aparato inversor normalmente incluye un circuito de carga y un circuito de descarga. El circuito de carga se usa para cargar y polarizar a nivel alto las puertas de los MOSFET de potencia, y el circuito de descarga se usa para descargar y polarizar a nivel bajo las puertas. En una configuración de inversor típica, se conectan un elemento de resistencia y un diodo en serie a lo largo de un camino de carga/descarga entre un circuito de carga/descarga y una puerta de un MOSFET de potencia. El elemento de resistencia se usa para ajustar la constante de tiempo del funcionamiento de carga/descarga, a la vez que se prevé el diodo para evitar que la intensidad de carga/descarga fluya en sentido inverso. El control de la constante de tiempo del funcionamiento de carga/descarga es importante para proporcionar un tiempo de conexión y un tiempo de desconexión deseados para el MOSFET de potencia y para de ese modo ajustar óptimamente un tiempo muerto. Por ejemplo, la solicitud de patente japonesa abierta a consulta por el público nº JPAHeisei 10 313242 da a conocer un aparato inversor que tiene un elemento de resistencia y un diodo conectado en serie a lo largo de un camino usado para cargar una puerta de un MOSFET de potencia, y que también tiene un elemento de resistencia a lo largo de un camino usado para descargar la puerta. Además, la solicitud de patente japonesa abierta a consulta por el público JPP2002223157A da a conocer un aparato inversor que tiene una bobina de inductancia de resonancia y un diodo en serie conectado a lo largo de un camino a través del que se descarga una puerta. La patente de Estados Unidos US3947727 da a conocer un inversor de la técnica anterior. Un requisito impuesto al aparato inversor es el control de EMI (interferencia electromagnética, electromagnetic interference). Una causa de la EMI es la resonancia entre una capacidad drenadorfuente del MOSFET de potencia y una inductancia de interconexión, que puede producirse al llevar a estado de desconexión el MOSFET de potencia. Tal resonancia desarrolla de forma no deseable una intensidad de resonancia de una alta frecuencia, generando una EMI significativa. Posteriormente se da una descripción acerca de una resonancia entre la capacidad drenadorfuente y la inductancia de interconexión. Con referencia a la figura 1, que muestra una configuración típica de una etapa de salida de un aparato inversor, la resonancia entre la capacidad drenadorfuente y la inductancia de interconexión está relacionada con las intensidades de recuperación de diodos 103 y 104 parásitos, que están incorporados en los MOSFET 101 y 102 de potencia. Por ejemplo, se considera un caso en el que el MOSFET 101 de potencia se conmuta del estado de conducción al estado de corte, y el MOSFET 102 de potencia se conmuta del estado de corte al estado de conducción posteriormente. Cuando el MOSFET 102 de potencia se conmuta al estado de conducción después de que el MOSFET 101 de potencia se conmute al estado de corte, el diodo 103 parásito manifiesta una recuperación inversa, y una intensidad de recuperación fluye a través del diodo 103 parásito. La intensidad de recuperación provoca la resonancia entre la capacidad drenadorfuente del MOSFET 101 de potencia y la inductancia de una interconexión conectada al MOSFET 101 de potencia, conduciendo al flujo de la intensidad de resonancia de una alta frecuencia. Existe una necesidad de una técnica que reduzca la EMI provocada por la resonancia entre la capacidad drenador fuente del MOSFET de potencia y la inductancia de interconexión. Sumario de la invención ES 2 367 835 T3 Por tanto, es un objeto de la presente invención proporcionar un aparato inversor que reduzca de forma eficaz la EMI provocada por la resonancia entre una capacidad drenadorfuente de un MOSFET de potencia y una inductancia de una interconexión conectada al MOSFET de potencia. En un aspecto de la presente invención, un aparato inversor se compone de un MOSFET de potencia que tiene una fuente/drenador conectada a un terminal de salida; y un circuito de control de puerta que controla una puerta del MOSFET de potencia. El circuito de control de puerta incluye un camino de descarga conectado a la puerta del MOSFET de potencia. El camino de descarga incluye un conjunto de diodos conectados en serie que están conectados en sentido directo en el sentido de una intensidad de descarga desde la puerta del MOSFET de potencia. 2 Preferentemente, los diodos conectados en serie son diodos de silicio. En otro aspecto de la presente invención, un aparato inversor se compone de: un primer MOSFET de potencia que tiene una fuente/drenador conectada a un terminal de salida; un segundo MOSFET de potencia que tiene una fuente/drenador conectada al terminal de salida; un primer circuito de control de puerta que controla una puerta del primer MOSFET de potencia; y un segundo circuito de control de puerta que controla una puerta del segundo MOSFET de potencia. Durante una polarización a nivel bajo de la puerta del primer MOSFET de potencia seguida de una polarización a nivel alto de la puerta del segundo MOSFET de potencia, el primer circuito de control de puerta controla la puerta del primer MOSFET de potencia de modo que una tensión puertafuente del primer MOSFET de potencia varía entre un 30% y un 70% de una tensión umbral del primer MOSFET de potencia con un sincronismo en el que el segundo circuito de control de puerta conduce una tensión puertafuente del segundo MOSFET de potencia a una tensión umbral del segundo MOSFET de potencia. Preferentemente, la tensión puertafuente del primer MOSFET de potencia varía entre un 40% y un 60% de la tensión umbral del primer MOSFET de potencia con el sincronismo en el que el segundo circuito de control de puerta controla la tensión puertafuente del segundo MOSFET de potencia a la tensión umbral del segundo MOSFET de potencia. En otro aspecto más de la presente invención, se prevé un procedimiento de funcionamiento para un aparato inversor que incluye unos MOSFET de potencia primero y segundo, teniendo el primer MOSFET de potencia una primera fuente/drenador conectada a un primer terminal de potencia y una segunda fuente/drenador conectada a un terminal de salida, y teniendo el segundo MOSFET de potencia una primera fuente/drenador conectada a un segundo terminal de potencia, y una segunda fuente/drenador conectada al terminal de salida. El método de funcionamiento incluye: polarizar a nivel bajo una puerta del primer MOSFET de potencia para llevar al estado de corte al primer MOSFET de potencia; y polarizar a nivel alto una puerta del segundo MOSFET de potencia para llevar al estado de conducción lineal el segundo MOSFET de potencia. La tensión puertafuente del primer MOSFET de potencia varía entre un 30% y un 70% de una tensión umbral del primer MOSFET de potencia con un sincronismo en el que una tensión puertafuente del segundo MOSFET de potencia se conduce a una tensión umbral del segundo MOSFET de potencia durante la polarización a nivel alto de la puerta del segundo MOSFET de potencia. Breve descripción de los dibujos La figura 1 es un esquema de circuito eléctrico que muestra una configuración típica de una etapa de salida dentro de un inversor trifásico; la figura 2 es un esquema de circuito eléctrico que muestra una configuración de un inversor trifásico en una realización de la presente invención; la figura 3 es un cronograma que muestra un funcionamiento de un inversor trifásico mostrado en la figura 2; la figura 4 es un esquema de circuito eléctrico que muestra una configuración de un inversor trifásico en otra realización de la presente invención; y la figura 5 es un cronograma que muestra un funcionamiento de un inversor trifásico mostrado en la figura 4. Descripción de las realizaciones preferidas ES 2 367 835 T3 La figura 2 es un esquema de circuito eléctrico que muestra una configuración de un inversor trifásico 1 en una realización de la presente invención. Debe observarse que la figura 2 muestra sólo una parte correspondiente a la fase R en una etapa de salida que produce como salida una intensidad alterna trifásica; las partes correspondientes a otras fases (fase S y fase T), que no se muestran en la figura 2, tienen también la misma configuración. Se dota al inversor 1 trifásico de un terminal 3 de electrodo positivo conectado a un cátodo de... [Seguir leyendo]

un primer MOSFET (6) de potencia que tiene una fuente/drenador conectada a un terminal (10) de salida; un primer circuito (11) de control de puerta que controla una puerta de dicho primer MOSFET (6) de potencia y que incluye un camino de descarga conectado a dicha puerta de dicho primer MOSFET (6) de potencia para controlar una puerta de dicho primer MOSFET (6) de potencia. un segundo MOSFET (7) de potencia que tiene una fuente/drenador conectada a dicho terminal (10) de salida; un segundo circuito (12) de control de puerta que controla una puerta de dicho segundo MOSFET (7) de potencia y que incluye un camino de descarga conectado a dicha puerta de dicho segundo MOSFET (7) de potencia para controlar una puerta de dicho segundo MOSFET (7) de potencia; y, comprendiendo dichos caminos de descarga unos conjuntos respectivos de diodos (D1, D2; D3, D4) conectados en serie que están conectados en sentido directo en el sentido de una corriente de descarga desde dicha puerta de dicho MOSFET (6, 7) de potencia primero o segundo; caracterizado porque dichos MOSFET (6, 7) de potencia primero y segundo son MOSFET de tipo N; y dichos circuitos de control de puerta primero y segundo están adaptados para, durante una polarización a nivel bajo de dicha puerta de dicho primer MOSFET (6) de potencia seguida de una polarización a nivel alto de dicha puerta de dicho segundo MOSFET (7) de potencia, controlar dicha puerta de dicho primer MOSFET (6) de potencia de modo que una tensión puertafuente de dicho primer MOSFET (6) de potencia varía entre un 30% y un 70% de una tensión umbral de dicho primer MOSFET (6) de potencia con un sincronismo en el que dicho segundo circuito (12) de control de puerta conduce una tensión puertafuente de dicho segundo MOSFET (7) de potencia a una tensión umbral de dicho segundo MOSFET (7) de potencia. 2. El aparato inversor de acuerdo con la reivindicación 1, caracterizado porque dichos diodos (D1, D2) conectados en serie son diodos de silicio. 3. El aparato inversor de acuerdo con la reivindicación 1, caracterizado porque dichos circuitos de control de puerta primero y segundo están adaptados de modo que dicha tensión puertafuente de dicho primer MOSFET (6) de potencia varía entre un 40% y un 60% de dicha tensión umbral de dicho primer MOSFET (6) de potencia con dicho sincronismo en el que dicho segundo circuito (12) de control de puerta controla dicha tensión puertafuente de dicho segundo MOSFET (7) de potencia a dicha tensión umbral de dicho segundo MOSFET (7) de potencia. 4. Un procedimiento de funcionamiento de un aparato inversor que incluye: un primer MOSFET (6) de potencia que tiene una primera fuente/drenador conectada a un primer terminal (3) de potencia, y una segunda fuente/drenador conectada a un terminal (10) de salida; y un segundo MOSFET (7) de potencia que tiene una primera fuente/drenador conectada a un segundo terminal (4) de potencia, y una segunda fuente/drenador conectada a dicho terminal (10) de salida, comprendiendo dicho procedimiento: polarizar a nivel bajo una puerta de dicho primer MOSFET (6) de potencia para llevar al estado de corte dicho primer MOSFET (6) de potencia; y polarizar a nivel alto una puerta de dicho segundo MOSFET (7) de potencia para llevar al estado de conducción lineal dicho segundo MOSFET (7) de potencia, en el que la etapa de polarización a nivel bajo y la etapa de polarización a nivel alto se realizan con un sincronismo tal que una tensión puertafuente de dicho primer MOSFET (6) de potencia varía entre un 30% y un 70% de una tensión umbral de dicho primer MOSFET (6) de potencia con un sincronismo en el que una tensión puertafuente de dicho segundo MOSFET (7) de potencia se conduce a una tensión umbral de dicho segundo MOSFET (7) de potencia durante dicha polarización a nivel alto de dicha puerta de dicho segundo MOSFET (7) de potencia. 7 ES 2 367 835 T3 8 ES 2 367 835 T3 9 ES 2 367 835 T3 ES 2 367 835 T3 11 ES 2 367 835 T3 12