(20/09/2013) Un procedimiento, llevado a cabo por un ordenador, de detección de cargas útiles anómalas transmitidas a través deuna red, que comprende las etapas de: recibir al menos una carga útil dentro de la red (S250; S350); determinar una longitud para los datos contenidos en la al menos una carga útil (S252; S352); generar una distribución estadística de valores de octeto de los datos contenidos en la al menos una carga útil recibidadentro de la red (S256; S354); seleccionar, de entre una pluralidad de distribuciones estadísticas modelo de valores de octeto, una distribuciónestadística modelo de valores de octeto representativa de las cargas útiles normales transmitidas a través de la red, enbase, al menos en parte, a la longitud determinada, en donde…

(04/09/2013) Dispositivo de generación de un flujo de datos de salida a partir de un flujo de datos de entrada quecomprende: - medios para recibir los datos del flujo de entrada bajo la forma de paquetes de datos , - un buffer de entrada para almacenar dichos paquetes de datos a su recepción, - medios para generar el flujo de salida por consumo de los datos almacenados en el buffer de entrada,estando los momentos de recepción de los paquetes de datos del flujo de entrada afectados por unafluctuación, caracterizado porque incorpora medios para cálcular de un nivel filtrado de llenado del buffer deentrada que comprenden: - medios para definir un periodo de análisis cuya duración sea superior a la fluctuación máxima queafecta el flujo de entrada; - medios para calcular el nivel filtrado de llenado del buffer de entrada, como máximo nivel de…

(22/08/2012) Un método para multiplexar y mapear señales ópticas, que comprende: obtener un objeto etiqueta que indica una relación de multiplexación y mapeo, en donde el objetoetiqueta comprende una etiqueta y un encabezado de etiqueta, y la etiqueta comprende un campo que indica el tipoy un campo que indica la ranura tributaria, TS; en donde el objeto etiqueta se utiliza para predefinir una política demultiplexación y mapeo entre una primera señal óptica de un primer canal óptico y una segunda señal óptica de unsegundo canal óptico, en donde la política de multiplexación y mapeo comprende una relación de correspondenciaentre un tipo de la primera señal óptica y un tipo de la segunda señal óptica, y una TS de la segunda señal ópticautilizada por cada una de las partes de la primera señal óptica cuando la primera señal óptica se multiplexa y mapeaen…

(18/06/2010) En un descodificador, un procedimiento que comprende: el relleno de una carga útil de datos en un flujo de datos con uno o más bits de relleno; estando el procedimiento caracterizado por: la inserción de uno o más bits de relleno después de la carga útil de datos en los datos rellenados, en el que la inserción de los uno o más bits de relleno incluye: la inserción de un bit de 1 después de la carga útil de datos; la inserción de cualquier bit de 0 después del bit de 1, en el que el número de bits insertados varía dependiendo del número de bits existentes en la carga útil de datos, de manera que los datos rellenados consisten en un número entero de bytes que finaliza con un byte de no cero que incluye los uno o más bits de relleno y de tal manera que el byte de no cero que incluye los uno o más bits de relleno difiere de un primer byte de un código…

(16/10/2003) La invención se refiere a un procedimiento y un circuito para la adaptación y la conmutación a través de canales de datos que son transmitidos dentro de una red de jerarquía digital síncrona por medio de módulos de transporte síncronos (STM). Los canales de datos son transmitidos en unidades de transporte contenidas en los módulos de transporte síncronos, nominalmente: contenedores (C), contenedores virtuales (VC) y marcos de transporte (UT). Los canales de datos se transmiten opcionalmente a una red de jerarquía digital plesíncrona. Para este extremo, se utiliza un módulo de memoria con zonas de memoria (141, ... 14n), dentro de la cual los datos de los canales "entrantes", empaquetados en unidades de…

(01/01/2002) UN CIRCUITO PARA ELIMINAR LAS FLUCTUACIONES DE UN DISPOSITIVO DE SINCRONIZACION DIGITAL INCLUYE UNA RAM PARA RECIBIR UNA SEÑAL ENTRANTE (14A), UN CALIBRADOR DIGITAL DEL LLENADO DE LA RAM FRACCIONAL PARA CONTROLAR LAS VELOCIDADES MEDIAS DE ENTRADA Y SALIDA HACIA Y DESDE LA RAM Y PARA GENERAR A PARTIR DE LAS MISMAS UNA INDICACION DE CONTROL, Y UN GENERADOR DE FRECUENCIA DIGITAL CONTROLABLE PARA RECIBIR UNA SEÑAL DE SINCRONIZACION RAPIDA Y LA INDICACION DE CONTROL, Y PARA SUMINISTRAR A PARTIR DE LA MISMA UNA SEÑAL DE SINCRONIZACION SUBSTANCIALMENTE LIBRE DE FLUCTUACIONES EN LA MISMA VELOCIDAD NOMINAL QUE LA SEÑAL ENTRANTE. EL CALIBRADOR DE LLENADO DE LA RAM COMPRENDE…

(01/11/2000) DISPOSITIVO DE FILTRADO DE INESTABILIDAD DE DESJUSTIFICACION DE UN TREN DIGITAL, DISPOSITIVO QUE COMPRENDE UN BUCLE DE BLOQUEO DE FASE QUE PERMITE AJUSTAR EL RITMO DE UNA SEÑAL REPRESENTATIVA DE RITMO DE LECTURA DE UNA MEMORIA TAMPON EN LA QUE SE ESCRIBE DICHO TREN DIGITAL, DESJUSTIFICADO, AL RITMO DE UNA SEÑAL REPRESENTATIVA DEL RITMO DE ESCRITURA DE ESTA MEMORIA TOPE, A LA VEZ QUE SE REALIZA UN FILTRADO DEL TIPO PASO BAJO, DISPOSITIVO CARACTERIZADO PORQUE COMPRENDE ADEMAS MEDIOS LLAMADOS PRIMEROS MEDIOS PARA DETERMINAR EL INDICE REAL DE JUSTIFICACION DE DICHO TREN DIGITAL Y PARA DEDUCIR LA DIFERENCIA, LLAMADO INDICE DE…

(16/07/2000) UN DESINCRONIZADOR PARA DESINCRONIZAR DATOS ALMACENADOS DENTRO DE ENVOLTURAS DE CARGA SINCRONA DE UN PROTOCOLO DE COMUNICACION SINCRONA TAL COMO SONET (RED OPTICA SINCRONA), PREVE SUAVIZA LA SEÑAL DE RELOJ PERIODICAMENTE DISCONTINUA ASOCIADA CON TAL DATO DESPUES DE QUE EL PROTOCOLO DE COMUNICACION SINCRONO AEREO HAYA SIDO ELIMINADO. EL DESINCRONIZADOR ACOMODA PARA DESPLAZAMIENTO EN LA POSICION DE LA ENVOLTURA DE CARGA Y ASI ESOS DATOS DENTRO DEL MARCO DE COMUNICACION SINCRONA ASI COMO DENTRO AJUSTE DENTRO DE LOS DATOS EN SI DEBIDO A INFORMACION DE MATERIAL DE . EL DESINCRONIZADOR UTILIZA UN FILTRO DE FUGA…

(16/03/1999) SE PROPONE UN CIRCUITO DE INTERFASE (PIC) PARA UN RECEPTOR DE TERMINACION DE ENLACE (PIC; PM). LAS FUNCIONES DE TERMINACION DE ENLACE SE REALIZAN EN UN MODULO DE PROCESAMIENTO (PM). EL RECEPTOR OPERA SINCRONICAMENTE CON FRECUENCIA DE RELOJ DE SISTEMA (SC) QUE ES GENERADA INDEPENDIENTEMENTE DESDE UNA FRECUENCIA DE RELOJ DE ENTRADA (IC) CON LA QUE UN FLUJO DE DATOS DE ENTRADA (IN) ES SINCRONO. ESTAS FRECUENCIAS SON PLESIOCRONO Y ASI LA VELOCIDAD DE DATOS NO PUEDE SER GARANTIZADA PARA IGUALAR LA VELOCIDAD DE UN FLUJO DE DATOS DE SISTEMA (SD). UN MEDIO DE CONVERSION (CON) SE DERIVA DEL FLUJO DE DATOS DE SISTEMA (SD) DE MANERA QUE SOLAMENTE COMPRENDE UNA FRACCION PREDETERMINADA DEL FLUJO DE DATOS DE ENTRADA. LA FRACCION NO COMPRENDIDA (NIF) COMPRENDE DATOS DE ALINEAMIENTO DE MARCO…

(16/03/1999) SE DESCUBRE UN MONTAJE EN ESPIRAL CERRADA DE UNA FASE DIGITAL QUE SE USA EN UN DESINCRONIZADOR QUE DEMAPEA UNA CORRIENTE PLESIOCRONICA DE UN BITSTREAM SINCRONICA PARA RETIRAR LA AGITACION DEBIDA A LA APERTURA DE BRECHAS DESDE EL CHORRO PLESIOCRONICO. A ESTE EXTREMO, LA PARTE DEL BITSTREAM SINCRONICO QUE CONSTITUYE LA CORRIENTE PLESIOCRONICA SE ESCRIBE EN UN BUFFER DE MEMORIA (BUFF), CUYA DIRECCION DE ESCRITURA (WRADDR) SE AUMENTA A LA RAZON DE ESTA PARTE PLESIOCRONICA. LA DIRECCION DE LECTURA (RDADDR) PARA EL BUFFER DE MEMORIA (BUFF) SE DERIVA DE LA DIRECCION DE ESCRITURA (WRADDR) EN EL MONTAJE EN ESPIRAL CERRADA DE UNA FASE DIGITAL CERRADA. DE AQUI, SE PROPORCIONA UN FEEDBACK NEGATIVO PARA LAS JUSTIFICACIONES DE BYTE EN EL BITSTREAM SINCRONICO Y UN FEEDBACK POSITIVO PARA LAS JUSTIFICACIONES DE BIT DE TAL FORMA…

(16/12/1998) LA PRESENTE INVENCION SE REFIERE A SISTEMAS SINCRONOS (SDH) Y PLESIOCRONOS (PDH) JERARQUICOS DIGITALES, Y A UN METODO Y A UNA DISPOSICION PARA TRANSMITIR INFORMACION ENTRE TALES SISTEMAS. LA DISPOSICION INGENIOSA COMPRENDE UN REGISTRO FIFO (FIRST-IN, FIRST -OUT EPARA EL SISTEMA SDH DEL SISTEMA PDH. UNA SEÑAL DE DATOS DE ENTRADA (DATA-N) QUE LLEGAN AL BUFFER (TAMPON O CIRCUITO INTERMEDIO), PUEDE CONTENER UNA ASI LLAMADA JUSTIFICACION DE BIT. CUANDO UN CUADRO INCLUYE JUSTIFICACION DE BIT, SIGNIFICA QUE UN CUADRO INCLUYE UN BIT MAS O UN BIT MENOS QUE EL NUMERO NOMINAL DE BIT. ASI, EL RITMO DE INFORMACION SE ESCRIBE DENTRO DEL BUFFER…

(16/02/1998) LA INVENCION SE REFIERE A UN METODO DE PROCESAMIENTO DE PUNTERO DE UNA TRAMA DE DATOS TDM EN UN NODO DE UNA RED DE TRANSMISION SDH SINCRONA, DE FORMA QUE SE JUSTIFICA EL TREN DE DATOS EN TRANSMISION, TENIENDO ESTE UNA FRECUENCIA DE LINEA Y ESTANDO COMPUESTO POR TRAMAS, CONTENIENDO CADA TRAMA UNA PALABRA DE REFERENCIA, Y TENIENDO EL NODO DE LA RED DE TRANSMISION UNA FRECUENCIA DE NODO, COMPRENDIENDO EL METODO EL ALMACENAMIENTO DEL TREN DE DATOS DE LLEGADA EN UN BUFFER DE NODO, UTILIZANDO LA REFERENCIA DE LINEA DEL TREN DE DATOS DE LLEGADA PARA EXTRAER UN PUNTERO DE DATOS DEL TREN DE DATOS PARA CADA TRAMA, INDICANDO EL PUNTERO DE DATOS LA LOCALIZACION DE LA PALABRA DE REFERENCIA DE ESA TRAMA EN EL BUFFER, Y CARACTERIZADO POR LA EXTRACCION DE UN PUNTERO TEMPORAL DEL TREN DE DATOS, UTILIZANDO LA REFERENCIA DE LINEA Y UN…

(01/06/1996) LA CONEXION DE DECISION DE RELLENO FORMA PARTE DE UN SISTEMA PARA LA ADAPTACION DE LAS CUOTAS DE BITS DE DOS SEÑALES. EL SISTEMA DE CONEXIONES PARA LA ADAPTACION DE CUOTAS DE BITS INCLUYE, ENTRE OTRAS COSAS, UNA MEMORIA ELASTICA EN LA QUE SE METEN LOS DATOS DE UNA PRIMERA SEÑAL, DIVIDIDOS POR GRUPOS PARALELOS DE N BITS. UNA VEZ METIDOS, LOS DATOS PUEDEN LEERSE, IGUALMENTE EN GRUPOS PARALELOS. LA MEMORIA ELASTICA LLEVA POSCONECTADA UNA MATRIZ SELECTIVA PARA LA INTRODUCCION DE BITS DE RELLENO. LA ESCRITURA SE MANEJA POR UN CONTADOR DE ESCRITURA Y LA LECTURA POR UN CONTADOR DE LECTURA . UN SUSTRACTOR CALCULA LA DIFERENCIA ENTRE LOS ESTADOS DE…

(01/11/1995) PARA UNA FUTURA RED DE TRANSMISION DE NOTICIAS CON UNA JERARQUIA SINCRONICA DE SEÑALES DIGITALES, LA RECOMENDACION CCITT G. 709 PRESCRIBE QUE LAS SEÑALES DIGITALES DE JERARQUIA PLESIOCRONA SE ENCIERREN EN ELEMENTOS MULTIPLEX CON MARCOS DE IMPULSOS PRESCRITOS. POR ELLO, DICHOS MARCOS SE ESTRUCTURAN VERBALMENTE. SIN EMBARGO, EN ULTIMO EXTREMO, AL FINAL DE DETERMINADOS VOCABLOS, HAY QUE EMBUTIR MAS O MENOS BITS. EL INVENTO PROPORCIONA UN MULTIPLEXOR PARA CREAR UN TAL MARCO DE IMPULSOS Y UN DEMULTIPLEXOR PARA SEPARARLO Y ELIMINAR LOS BITS DE RELLENO. CON ELLO, EL MULTIPLEXOR TRABAJA VERBALMENTE Y TAL BIT DE UNA PALABRA DE RELLENO (Z), ACTUA COMO UN BIT DE LA PALABRA SIGUIENTE, COMO BYTES INICIALES DE LA SIGUIENTE PALABRA (W 1 + 1). DE LA MISMA MANERA TRABAJA TAMBIEN…

(16/06/1995) ESTA INTERSUPERFICIE DE REESTRUCTURACION DE TRAMAS PARA TRANSPORTES NUMERICOS MULTIPLEGABLES PARA MULTIPLEGADO TEMPORAL DE AFLUENTES NUMERICOS DE DIFERENTES SALIDAS, SIGUIENDO UNA JERARQUIA DE MULTIPLEGADO SINCRONICO DE LOS DIFERENTES NIVELES, DE LA CUAL SE HAN CONSTITUIDO LAS ENTIDADES LLAMADAS CONTENEDORES Y LAS ENTIDADES LLAMADAS UNIDADES DE MULTIPLEGADO, INCLUYE LOS MEDIOS DE EXTRACCION DE LAS TRAMAS ENTRANTES DE LAS SEÑALES CONSTITUTIVAS DE LOS CONTENEDORES A TRATAR, Y DE LOS MEDIOS DE CONSTITUCION Y DE MULTIPLEGADO EN LAS TRAMAS REESTRUCTURADAS DIVIDIDAS EN SECCIONES DE LA MISMA EXTENSION, DE UNIDADES DE MULTIPLEGADO…

(16/06/1995) PROCEDIMIENTO PARA LA TRANSMISION DE SEÑALES DE 1544 Y DE 6312-KBIT/S A TRAVES DE RECORRIDOS DE 2048 Y 8448-KBIT/S EN LA JERARQUIA MULTIPLEX DIGITAL SINCRONICA. NO SE CONOCE UN PROCEDIMIENTO PARA LA TRANSMISION DE SEÑALES DE 1544 Y 6312-KBIT/S A TRAVES DE UN RECORRIDO DE 2048 Y 8448-KBIT/S EN LA JERARQUIA MULTIPLEX DIGITAL SINCRONICA Y DEBE INDICARSE. UNA SEÑAL DE 1544-KBIT/S SE INTRODUCE EN DIRECCION MULTIPLEX CON UN IMPULSO DE RELOJ INTERRUMPIDO DE 2048-KHZ (LT SUB 11) EN UN CONTENEDOR C-11 , QUE SE COMPLETA CON UNA CABEZA MARCO DE CAMINO V5 SUB 11 PARA FORMAR UN CONTENEDOR VIRTUAL VC-11. SU TRANSMISION SE REALIZA A TRAVES DE UN RECORRIDO DE 2048-KBIT/S CON UN CONTENEDOR DE RECORRIDOS (S-11 SUB 11),…

(16/11/1994) EN LA PARADA DEL MODO BYTE DE UNA SEÑAL SINCRONA EN UNA JERARQUIA MULTIPLEX DIGITAL SINCRONA, APARECE UN JITTER CON SALTO DE FASE DE 8 UI QUE OFRECE DIFICULTAD DE RECUPERACION DEL IMPULSO. SE BUSCA POR TANTO UNA POSIBILIDAD DE TRANSFORMAR JITTER EN IMPULSO. ESTO SE CONSIGUE CON UN LAZO (PLL) REGULADOR DE FASE EN EL QUE UN COMPENSADOR DE SALTO DE FASE ESTA INSERTADO ENTRE LA SALIDA DE UN DISCRIMINADOR DE FASE Y LA SALIDA DE UN OSCILADOR . ESTO CONVIERTE UN VALOR (KE) DE CORRECCION DE ENTRADA EN UN VALOR (KA) DE CORRECCION DE SALIDA. SI NO SE PRODUCE UNA PARADA, EL VALOR (KE) DE CORRECCION DE ENTRADA DEJA EL COMPENSADOR DE SALTO DE FASE INALTERADO…