Procedimiento de transferencia de datos basado en sistema de protección y control para subestación inteligente.

Un procedimiento de transferencia de datos basado en un sistema de protección y control para una subestación inteligente,

en el que los dispositivos integrados de unidad de fusión y terminal inteligente para todas las bahías en la subestación inteligente acceden directamente a un servidor de potencia inteligente, cada uno de los dispositivos integrados de unidad de fusión y terminal inteligente accede a uno de los puertos de transporte de un chip de acceso de matriz de puertas programables in situ FPGA en el servidor de potencia inteligente a través de una conexión física, y los dispositivos integrados de unidad de fusión y terminal inteligente y los puertos de transporte están en una relación de correspondencia unívoca, en el que el servidor de potencia inteligente está configurado para realizar todas las funciones de medición y control, protección, conmutación y telecontrol en la subestación inteligente, y el procedimiento comprende:

en un periodo de recepción de un procesador central de actividades en tiempo real del servidor de potencia inteligente, leer, mediante el procesador central de actividades en tiempo real, por lo menos uno de los mensajes SV de valores muestreados y mensajes de eventos de subestación genéricos orientados a objetos GOOSE transmitidos por cada uno de los dispositivos integrados de unidad de fusión y terminal inteligente desde cada clip de memoria intermedia de recepción del chip de acceso FPGA, en el que los mensajes SV o los mensajes GOOSE son recibidos desde cada uno de los puertos de transporte por el chip de acceso FPGA, sometidos a procesamiento SV o procesamiento GOOSE, y a continuación escritos en correspondientes clips de memoria intermedia de recepción en una memoria intermedia de recepción (S210), donde los clips de memoria intermedia de recepción y los puertos de transporte están en una relación de correspondencia unívoca;

en un periodo de transmisión del procesador central de actividades en tiempo real, emitir, mediante el procesador central de actividades en tiempo real, información de indicación generada, por lo menos, en uno de un proceso de medición y control y un proceso de protección al chip de acceso FPGA, haciendo que el chip de acceso FPGA genere los mensajes GOOSE de acuerdo con la información de indicación y escriba los mensajes GOOSE en una memoria intermedia de transmisión del chip de acceso FPGA (S220);

en el que la etapa de leer, mediante el procesador central de actividades en tiempo real, por lo menos uno de los mensajes SV y mensajes GOOSE transmitidos por cada uno de los dispositivos integrados de unidad de fusión y terminal inteligente desde cada clip de memoria intermedia de recepción del chip de acceso FPGA, comprende:

leer (S310), mediante el procesador central de actividades en tiempo real, mensajes desde cada clip de memoria intermedia de recepción de acuerdo con un orden descendente del número total de mensajes en cada clip de memoria intermedia de recepción, donde el chip de acceso FPGA notifica el número total de mensajes en cada clip de memoria intermedia de recepción al procesador central de actividades en tiempo real en el periodo de recepción.