SISTEMA Y PROCEDIMIENTO DE PRUEBA DE LÍNEA DE RETARDO.

La presente invención es una continuación, en parte, de la solicitud estadounidense con Nº de Serie 09 / 728.567, registrada el 28 de noviembre de 2000, y titulada TAPPED DELAY HIGH-SPEED REGISTER [REGISTRO DE RETARDO DE ALTA VELOCIDAD CON TOMAS], editado como Patente Estadounidense Nª 6.493.653, en la cual pueden hallarse detalles adicionales. Antecedentes de la invención Los circuitos de temporización adoptan una amplia gama de formas e implementaciones, emanando su variedad de la mera gama de aplicaciones en las cuales se requieren funciones de temporización. La temporización de alta resolución, o las aplicaciones de control preciso de frecuencia, en particular, imponen retos especiales de diseño, y pueden gravar las tecnologías disponibles de circuitos cuando se fuerzan más allá de un nivel dado de precisión de temporización. A menudo, el reto del diseño se extiende más allá de construir un circuito de temporización capaz de una temporización de alta resolución en el diseño de circuitos de prueba capaces de caracterizar y verificar las prestaciones y la precisión del circuito de temporización a mano. Si el circuito de temporización de interés está concebido para medir pequeños incrementos del tiempo, digamos, por ejemplo, billonésimos o incluso trillonésimos de segundo, la verificación de su funcionamiento presenta retos decididamente no triviales. Introducir las restricciones económicas localizadas en todos los productos, menos los más esotéricos, sólo exacerba el problema de diseño. Un tipo específico de circuito de temporización se basa en una línea de retardo digital. Una línea de retardo comprende generalmente un dispositivo de circuitos que imparte un retardo fijo, o variable a veces, a una onda de entrada. Así, una transición de señal en una onda de entrada se manifiesta en la salida de la línea de retardo, algún intervalo deseado de retardo más adelante en el tiempo. Las aplicaciones de temporización basadas en línea de retardo explotan una implementación específica de la línea de retardo, en la cual la función de retardo entre la entrada y la salida se realiza conectando sucesivamente una cadena de compuertas digitales, teniendo cada una un intervalo característico de retardo, que puede ser el retardo intrínseco de propagación de la misma compuerta. Así, una transición de señal ingresada a la línea de retardo desplaza secuencialmente, o se propaga a través de, la serie de compuertas interconectadas. Cada compuerta o etapa de retardo está desplazada en el tiempo a partir del comienzo de la línea de retardo en base al retardo acumulado entre ella y la primera etapa de retardo en la cadena. Cada etapa de retardo admite tomas, es decir, la señal de salida de la etapa puede ser extraída. Una transición de señal propagada aparece secuencialmente en estas tomas a intervalos temporales determinados por el intervalo de retardo de las correspondientes etapas de retardo. Así, las señales de toma corresponden a desplazamientos temporales secuenciales relativos al comienzo de la línea de retardo, y pueden usarse para sincronizar ciertos sucesos con una precisión de temporización que está fundamentalmente limitada sólo por los límites inferiores del retardo de propagación de la etapa de retardo. En un ejemplo de una línea de retardo, la Patente Estadounidense Nº 6.215.345 B1, se revela el uso de una línea de retardo para ajustar la temporización de señales de salida en dispositivos semiconductores, tales como para la interconexión periférica, donde tales señales deben caer dentro de retardos máximos y mínimos definidos. Esta revelación, en particular, se centra en la minimización de las conexiones necesarias entre un equipo de pruebas y un dispositivo semiconductor, para permitir que la prueba programe qué toma del retardo se usa para emitir una señal debidamente retardada. La Patente Estadounidense Nº 6.233.528 también revela un enfoque de las pruebas de precisión que reduce la complejidad de interfaces del equipo de pruebas, permitiendo a la vez una medición relativamente fina de la fase y la arritmia de la señal. Esta revelación se refiere principalmente a la prueba y caracterización del Bucle Bloqueado en Fase (PLL), pero destaca algunos de los retos en las pruebas de señales y circuitos de alta velocidad. Debido a que la precisión de medición temporal de una línea de retardo, en particular, puede aproximarse al retardo de propagación intrínseco de una única compuerta electrónica o elemento lógico similar, la verificación de que una o más de las etapas de retardo satisfacen los requisitos deseados de intervalos temporales presenta retos significativos. Sin embargo, en muchas aplicaciones donde se requiere, o es deseable, la confirmación de la precisión de temporización, tal como en aplicaciones críticas para la seguridad, es necesario, no obstante, diseñar un sistema de medición y verificación capaz de probar la temporización de etapas de retardo dentro de una línea de retardo. Preferiblemente, un tal sistema de pruebas es lo bastante flexible como para asimilar las pruebas sobre una gama de resoluciones temporales requeridas. Además, el sistema de prueba debería ser fiable, preciso y lo bastante barato como 2 E02756865 28-11-2011   para incluirlo como parte del dispositivo de temporización que incorpora el circuito de temporización de la línea de retardo. De esta manera, el circuito de pruebas puede incluirse dentro del dispositivo, permitiendo por ello que el sistema global calibre y pruebe por sí mismo su(s) circuito(s) de línea de retardo. Breve sumario de la invención Según un aspecto de la presente invención, se proporciona un procedimiento para caracterizar una línea de retardo digital que comprende etapas sucesivas de retardo, que representan colectivamente una ventana temporal, y en el cual las sucesivas etapas de retardo dividen la ventana temporal en correspondientes contenedores temporales, según la reivindicación 1. Según otro aspecto de la presente invención, se proporciona un circuito para caracterizar una línea de retardo digital que comprende sucesivas etapas de retardo, que representan colectivamente una ventana temporal, y en el cual las sucesivas etapas de retardo dividen la ventana temporal en correspondientes contenedores temporales, según la reivindicación 19. La presente invención es un aparato y procedimiento para calibrar y probar una línea de retardo digital formada como una secuencia de etapas de retardo. Un circuito de temporización genera una señal de prueba que se desplaza en el tiempo con una relación precisa y estable con una señal de referencia. El muestreo de la señal de prueba a intervalos temporales, en base a las sucesivas etapas de retardo que comprenden la línea de retardo en sincronización con la señal de referencia, revela si las etapas individuales de retardo en la línea de retardo imparten o no los intervalos de retardo esperados o requeridos. Así, el circuito de temporización puede usarse para caracterizar la línea de retardo efectiva, con la información de caracterización usada, por ejemplo, como datos de calibración de la línea de retardo. Preferiblemente, las señales de prueba y referencia se generan en base al control de un desplazamiento de frecuencia entre dos generadores de frecuencia, que pueden implementarse como osciladores de precisión. Un bucle de bloqueo en fase (PLL), u otro circuito de control, mantiene una diferencia constante de frecuencia entre los dos osciladores. Uno de los dos osciladores está fijado en una frecuencia deseada, y el circuito de control desplaza la frecuencia del segundo oscilador en la diferencia de frecuencia deseada. Como la fase es la integral de la frecuencia, el mantenimiento de los dos osciladores en una diferencia constante de frecuencia fuerza que las dos señales de salida del oscilador tengan un desplazamiento de fase linealmente cambiante, que cicla repetidamente por los 360 grados de desplazamiento de fase a una velocidad determinada por la frecuencia de la diferencia. Debido a que el desplazamiento de fase en el dominio de frecuencia se traduce en un desplazamiento temporal en el dominio temporal, la relación de fase linealmente cambiante causa que una de las señales de oscilador se desplace en el tiempo con respecto a la otra señal. La magnitud de la diferencia de frecuencia entre los dos osciladores determina el desplazamiento temporal relativo entre las señales de referencia y de prueba por cada ciclo. Así, fijando adecuadamente la diferencia de frecuencia, puede hacerse que la segunda señal de oscilador se desplace en una magnitud muy leve y precisamente controlada con cada ciclo de la primera señal de oscilador. Este desplazamiento temporal, dentro de los límites de control de los osciladores y el circuito de control, puede hacerse arbitrariamente pequeño. Más... [Seguir leyendo]

1. Un procedimiento para caracterizar una línea (10) digital de retardo que comprende sucesivas etapas (16) de retardo, que representan colectivamente una ventana temporal, y en el cual las sucesivas etapas de retardo dividen la ventana temporal en correspondientes contenedores temporales sucesivos, estando el procedimiento caracterizado por: generar una señal de referencia dividiendo la frecuencia de una primera señal de oscilador a partir de un primer oscilador (22) con una frecuencia deseada y generar una señal de prueba a partir de un segundo oscilador (24) con una frecuencia fija desplazada con respecto a la frecuencia del primer oscilador, en donde se fija una magnitud del desplazamiento fijo de frecuencia de modo tal que un intervalo temporal conocido, en el cual se desplaza la señal de prueba para cada ciclo de la señal de referencia, sea pequeño en comparación a los anchos nominales o esperados de los contenedores temporales; causar que una transición de señal de prueba en la señal de prueba se distribuya uniformemente por la ventana temporal a intervalos temporales conocidos, sobre ciclos repetidos de la señal de referencia, capturando muestras de la señal de prueba en sincronización con la señal de referencia en momentos de muestreo determinados por las sucesivas etapas de retardo de la línea de retardo digital; y determinar desviaciones de temporización en la línea de retardo digital, en base a la determinación, a partir de las muestras capturadas de la señal de prueba, de un contador del número de transiciones de la señal de prueba que caen dentro de cada contenedor temporal de la línea de datos digitales, y determinar por ello si una distribución observada de la transición de la señal de prueba en los contenedores temporales coincide sustancialmente con una distribución esperada para los anchos nominales o esperados de los contenedores temporales. 2. El procedimiento de la reivindicación 1, caracterizado porque dicha determinación, a partir de las muestras capturadas de la señal de prueba, de un contador del número de transiciones de la señal de prueba que caen dentro de cada contenedor temporal de la línea de datos digitales, y por ello la determinación de si una distribución observada de la transición de la señal de prueba en los contenedores temporales coincide sustancialmente con una distribución esperada para los anchos nominales o esperados de los contenedores temporales, comprende determinar si un número esperado de las transiciones de la señal de prueba cae, en términos de sincronización, dentro de los contenedores temporales, en base a los anchos nominales o esperados. 3. El procedimiento de la reivindicación 1, adicionalmente caracterizado porque la captura de muestras de la señal de prueba en sincronización con la señal de referencia en momentos de muestreo determinados por las sucesivas etapas de retardo de la línea de retardo digital comprende iniciar un nuevo ciclo de captura de la señal de prueba por parte de la línea de retardo digital en sincronización con cada ciclo de la señal de referencia. 4. El procedimiento de la reivindicación 1, caracterizado porque la captura de muestras de la señal de prueba en sincronización con la señal de referencia en momentos de muestreo determinados por las sucesivas etapas de retardo de la línea de retardo digital comprende generar un conjunto de muestras para cada ciclo de la señal de referencia, registrando una muestra digital de la señal de prueba para cada uno de los momentos de muestreo determinados por las etapas de retardo de la línea de retardo digital. 5. El procedimiento de la reivindicación 4, adicionalmente caracterizado porque la determinación de desviaciones en la línea de retardo digital, en base a la determinación, a partir de las muestras capturadas de la señal de prueba, de si una distribución observada de la transición de la señal de prueba en los contenedores temporales coincide sustancialmente o no con una distribución esperada para los anchos nominales o esperados de los contenedores temporales, comprende determinar si la distribución observada es no uniforme, en donde los anchos nominales o esperados de los contenedores temporales son uniformes a lo largo de la ventana temporal. 6. El procedimiento de la reivindicación 1, caracterizado porque la transición de la señal de prueba es un borde de señal, y porque la determinación de desviaciones de temporización en la línea de retardo digital, en base a la determinación, a partir de las muestras capturadas de la señal de prueba, de si una distribución observada de la transición de la señal de prueba en los contenedores temporales coincide sustancialmente o no con una distribución esperada para los anchos nominales o esperados de los contenedores temporales comprende contar el número de bordes de señal acumulados sobre los ciclos repetidos de la señal de referencia en cada contenedor temporal representado por cada etapa de retardo de la línea de retardo digital. 7. El procedimiento de la reivindicación 1, adicionalmente caracterizado por fijar un divisor para dividir la frecuencia de la señal del primer oscilador para obtener la señal de referencia, en base a una velocidad deseada para probar la línea de retardo digital. 8. El procedimiento de la reivindicación 1, adicionalmente caracterizado por rastrear un desplazamiento de fase entre la señal del primer oscilador y la señal de prueba usando un contador de fase, en donde el desplazamiento de fase cicla 17 E02756865 28-11-2011   repetidamente a través de 360 grados de desplazamiento de fase, a una velocidad determinada por el desplazamiento fijo de frecuencia. 9. El procedimiento de la reivindicación 8, adicionalmente caracterizado por configurar el contador de fase para tener una resolución deseada del contador, en donde la resolución deseada del contador determina el intervalo temporal conocido para distribuir la transición de la señal de prueba a lo largo de la ventana temporal. 10. El procedimiento de la reivindicación 9, adicionalmente caracterizado por configurar una frecuencia de reloj del contador de fase de modo tal que el contador de fase incremente un número deseado de contadores de fase por ciclo de la señal de referencia. 11. El procedimiento de la reivindicación 10, adicionalmente caracterizado por configurar un valor de reinicio circular del contador de fase de modo tal que el contador de fase cuente todos los posibles valores del contador durante un número dado de ciclos de reinicio circular, en donde cada uno de dichos valores de contador corresponde a un desplazamiento temporal de la transición de la señal de prueba con respecto al comienzo de la línea de retardo digital. 12. El procedimiento de la reivindicación 10, adicionalmente caracterizado por configurar un valor de reinicio circular del contador de fase de modo tal que se genere una señal del indicador de reinicio circular en un valor deseado para el desplazamiento fijo de frecuencia. 13. El procedimiento de la reivindicación 12, adicionalmente caracterizado por usar un bucle bloqueado en fase (PLL) para bloquear el desplazamiento fijo de frecuencia entre las señales de oscilador primero y segundo, en base a la señal indicadora del reinicio circular. 14. El procedimiento de la reivindicación 1, adicionalmente caracterizado por almacenar información de calibración de temporización para dicha línea de retardo digital en base a las desviaciones de temporización determinadas. 15. El procedimiento de la reivindicación 14, adicionalmente caracterizado por compensar una medición temporal hecha usando dicha línea de retardo digital en base a la información de calibración. 16. El procedimiento de la reivindicación 1, caracterizado por rastrear la fase entre la señal del primer oscilador y la señal de prueba, usando un contador digital con una resolución de contador configurada para proporcionar una resolución temporal deseada para el intervalo temporal conocido. 17. El procedimiento de la reivindicación 16, adicionalmente caracterizado por obtener un reloj de contador para el contador digital a partir de la señal del primer oscilador, y configurar el contador digital con un valor de reinicio circular de modo tal que incremente un número fijo de valores de contador por ciclo de la señal de referencia, acertando aún a la vez cada posible valor de contador durante un cierto número de ciclos de reinicio temporal. 18. El procedimiento de la reivindicación 1, adicionalmente caracterizado porque la captura de muestras de la señal de prueba en sincronización con la señal de referencia en momentos de muestreo determinados por las sucesivas etapas de retardo de la línea digital comprende, para cada ciclo de la señal de referencia, registrar una muestra digital de la señal de prueba en cada punto de muestreo, generando por ello un conjunto de muestras para cada ciclo de la señal de referencia, en donde cada punto de muestreo en el conjunto de muestras corresponde a uno de los sucesivos contenedores temporales. 19. Un sistema para caracterizar una línea de retardo digital, comprendiendo el sistema una línea (10) de retardo digital que comprende sucesivas etapas (16) de retardo que representan colectivamente una ventana temporal, y en el cual las sucesivas etapas de retardo dividen la ventana temporal en correspondientes contenedores temporales, comprendiendo adicionalmente el sistema: un circuito (20) de prueba que comprende un primer oscilador (22) para generar una señal de referencia con una frecuencia deseada, un segundo oscilador (24) para generar una señal de prueba y un circuito (26) de control que incluye un circuito (40) de diferencia de frecuencia para detectar una diferencia de frecuencia entre los osciladores (22, 24) primero y segundo, y un detector (44) de fase para bloquear correspondientemente el segundo oscilador (24) en un desplazamiento fijo de frecuencia a partir del primer oscilador, en donde una magnitud del desplazamiento fijo de frecuencia se fija de modo tal que un intervalo temporal conocido, en el cual la señal de prueba se desplaza para cada ciclo del primer oscilador, sea pequeño en comparación con los anchos nominales o esperados de los contenedores temporales, estando el circuito de prueba configurado para causar que una transición de la señal de prueba esté uniformemente distribuida a lo largo de la ventana temporal en los intervalos temporales conocidos, usando, sobre ciclos repetidos de la señal de referencia, la línea de retardo digital para capturar muestras de la señal de prueba en sincronización con la señal de referencia en momentos de muestreo determinados por las sucesivas etapas de retardo de la línea de retardo digital; y 18 E02756865 28-11-2011   un controlador (240) configurado para determinar desviaciones de temporización en la línea de retardo digital en base a la determinación, a partir de las muestras capturadas de la señal de prueba, de un contador del número de transiciones de la señal de prueba que caen dentro de cada contenedor temporal de la línea de datos digitales, y determinar por ello si una distribución observada de la transición de la señal de prueba en los contenedores temporales coincide sustancialmente con una distribución esperada para los anchos nominales o esperados de los contenedores temporales. 20. El sistema de la reivindicación 19, adicionalmente caracterizado porque el circuito de prueba comprende un divisor (30, 32) para obtener la señal de referencia dividiendo una señal de un primer oscilador emitida por el primer oscilador, y un contador (28) de fase para rastrear un desplazamiento de fase entre la señal del primer oscilador y la señal de prueba. 21. El sistema de la reivindicación 20, adicionalmente caracterizado por comprender dicho divisor un primer circuito divisor (30) para generar una señal de reloj de fase a fin de sincronizar el contador de fase en una velocidad de reloj deseada. 22. El sistema de la reivindicación 21, adicionalmente caracterizado por comprender dicho divisor un segundo circuito divisor (32) acoplado con la señal del reloj de fase, de modo tal que una frecuencia de la señal del primer oscilador sea dividida por los circuitos divisores primero y segundo para generar dicha señal de referencia. 23. El sistema de la reivindicación 19, adicionalmente caracterizado porque el circuito (26) de control comprende un bucle (40, 42, 44, 46) bloqueado en fase, operativo para generar una señal de control de frecuencia a fin de controlar una frecuencia del segundo oscilador, en base a una señal de diferencia de frecuencia determinada para las señales de los osciladores primero y segundo, emitida, respectivamente, por los osciladores primero y segundo. 24. El sistema de la reivindicación 19, adicionalmente caracterizado por un canal (270) de registros (272) de captura configurados para registrar muestras digitales de la señal de prueba en momentos de muestreo determinados por las etapas de retardo de la línea de retardo digital. 25. El sistema de la reivindicación 24, adicionalmente caracterizado por una interfaz (320) de lectura que acopla el canal de registros de captura con el controlador. 26. El sistema de la reivindicación 19, en el cual el controlador es un microprocesador. 19 E02756865 28-11-2011   E02756865 28-11-2011   21 E02756865 28-11-2011   22 E02756865 28-11-2011   23 E02756865 28-11-2011   24 E02756865 28-11-2011   E02756865 28-11-2011   26 E02756865 28-11-2011