Conversión de digital a analógico con interpolación lineal de baja potencia.

Método de conversión de una señal digital en una señal analógica a través de un convertidor de digital aanalógico,

DAC, con red de resistencias, que comprende:

recibir valores de bit de entrada de una palabra digital de n bits en respectivas entradas de un conjunto deentradas de bit y generar la señal analógica como una suma ponderada por resistencia de los bits de entrada,estando asociada cada entrada de bit con una ponderación deseada de la resistencia de entrada;

caracterizado por:

subdividir cada ciclo de reloj de muestreo del DAC en una serie de fases;

para, por lo menos, un bit de entrada del DAC, muestrear el valor del bit de entrada en cada fase yaplicar cada uno de los valores muestreados a una respectiva rama de resistencia en un conjuntoparalelo de ramas de resistencia que constituyen el equivalente paralelo de la ponderación deseada dela resistencia de entrada para dicho, por lo menos, un bit de entrada.

Conversión de digital a analógico con interpolación lineal de baja potencia.

CAMPO TÉCNICO La presente invención se refiere en general a métodos y aparatos de conversión de digital a analógico con red de resistencias, y en particular se refiere a una conversión de digital a analógico de baja potencia que utiliza interpolación lineal en la misma.

ANTECEDENTES Los convertidores de digital a analógico transforman palabras digitales en valores analógicos, tales como valores analógicos de tensión o valores analógicos de corriente. Cuando las palabras digitales consisten en n bits, el valor analógico correspondiente puede ser generado mediante aplicar progresivamente la potencia de dos ponderaciones a cada uno de los n bits.

Los convertidores de digital a analógico con red de resistencias convencionales utilizan una red de etapas de resistencia para aplicar las ponderaciones progresivas a cada bit. Los convertidores de digital a analógico con red de resistencias conocidos incluyen, por ejemplo, convertidores de digital a analógico ponderados binarios y convertidores de digital a analógico de escalera R/2R. Estos convertidores de digital a analógico con red de resistencias convencionales muestrean cada bit a una frecuencia del reloj de reconstrucción, fs, y aplican dichos valores de bit muestreados a etapas de resistencia ponderadas progresivamente. Sin embargo, cada una de estas etapas introduce un error de reconstrucción en la señal analógica de salida, en forma de error estático y de error transitorio (por ejemplo, picos de ruido) .

Aumentar la fs tiene la ventaja de desplazar a una frecuencia superior estos errores de reconstrucción introducidos por la red de resistencias, relajando de este modo los requisitos de diseño para filtrar dichos errores de reconstrucción. Sin embargo, este incremento tiene como resultado que el convertidor de digital a analógico consume más potencia. El consumo superior de potencia puede ser inaceptable en aplicaciones de baja potencia, tales como dispositivos de comunicación móvil.

El documento de Wang Q et al.: "Circuit design of a D/A converter using spline Functions", Signal Processing, Elsevier Science Publishers B.V. Amsterdam, volumen 16, número 3, 1 de marzo de 1989, páginas 279 a 288, muestra un método y un convertidor acordes con los preámbulos de las reivindicaciones 1 y 14.

COMPENDIO Los métodos y aparatos presentados en la presente memoria desplazan ventajosamente los errores de reconstrucción de un convertidor de digital a analógico (DAC, digital to analog converter) con red de resistencias, a frecuencias situadas fuera del intervalo de interés, consumiendo al mismo tiempo menos potencia de la que sería necesaria para obtener un desplazamiento similar de frecuencias mediante una aceleración del reloj de reconstrucción. En lugar de aumentar la frecuencia del reloj de reconstrucción, los métodos y aparatos presentados en la presente memoria subdividen en una serie de fases cada ciclo del reloj de muestreo del DAC.

Para, por lo menos, una entrada de bit del DAC que está asociada con una ponderación deseada de la resistencia de entrada, el valor del bit de entrada es muestreado en cada fase. A continuación, cada uno de dichos valores muestreados es aplicado a una respectiva rama de resistencia, y el conjunto paralelo de las ramas de resistencia forma el equivalente paralelo de la ponderación deseada de la resistencia de entrada para dicho bit de entrada. De este modo, se aplica eficazmente el valor del bit en su forma ponderada a la red de resistencias, en un proceso de interpolación lineal por etapas que elimina o reduce los efectos estáticos y transitorios en la señal de salida analógica asociada con la aplicación del valor del bit.

En una o varias realizaciones, un DAC con red de resistencias incluye un conjunto de circuitos de entrada de bit, un circuito de salida de señal analógica y un circuito de reloj. El conjunto de circuitos de entrada de bit está configurado para recibir valores de bit de entrada de una palabra digital de n bits. Cada circuito de entrada de bit tiene un circuito de muestreo de entrada configurado para muestrear un valor del bit de entrada en función de las señales de reloj del circuito de reloj, y un circuito de controlador para aplicar el valor muestreado a una resistencia de entrada asociada, con una ponderación deseada de la resistencia de entrada. El circuito de reloj comprende un generador de reloj multifase configurado para subdividir en una serie de fases cada ciclo de reloj de muestreo del DAC. Para, por lo menos, un bit de entrada, el circuito de muestreo comprende una serie de circuitos de muestreo paralelos configurados para muestrear, cada uno, el valor del bit de entrada en una fase diferente de entre dichas fases separadas a intervalos regulares. Análogamente, el circuito de controlador contenido en dicha entrada de bit comprende un número correspondiente de circuitos de controlador en paralelo configurados, cada uno, para aplicar el correspondiente valor muestreado a una respectiva rama de resistencia. Puesto que la combinación en paralelo de todas las ramas de resistencia respectivas forma el equivalente de la ponderación deseada de la resistencia de entrada para dicho circuito de entrada de bit, la contribución deseada de dicho valor de bit de entrada se extiende sobre todo el periodo de reloj de muestreo. El circuito de salida de señal analógica está configurado para generar la señal analógica (salida) como la suma ponderada por resistencias de todos los valores de bit de entrada.

Adicional o alternativamente, una o varias realizaciones del método y del aparato presentadas en la presente memoria aplican cada valor muestreado a su respectiva rama de resistencia a través de un controlador controlado por rapidez de respuesta, para suavizar los bordes transitorios de la señal analógica en los nodos de salida de la red de resistencias. Es decir, las entradas de bit que están configuradas como entradas de bit multifase utilizan controladores controlados por rapidez de respuesta para los valores muestreados, a efectos de suavizar más los bordes transitorios de la señal de salida. Dichos controladores controlados por rapidez de respuesta pueden comprender un circuito de espejo de corriente ligado a una fuente de corriente de limitación de la rapidez de respuesta. Alternativamente, los controladores controlados por rapidez de respuesta pueden comprender, cada uno, un circuito de retardo configurado para generar una serie de casos del valor muestreado, donde cada caso es el valor muestreado retardado en un número incremental de unidades de retardo, y un circuito de un conjunto de controladores en paralelo, cada controlador contenido en el conjunto teniendo controlada su entrada mediante un caso diferente de entre dichos casos.

En otra realización considerada en la presente memoria, el DAC con red de resistencias comprende parte de un transmisor de comunicación que está configurado para transformar una señal de comunicación de banda base en una señal analógica. El DAC con red de resistencias puede estar configurado además para proporcionar la señal analógica a un circuito de filtro de paso bajo en modo corriente, para filtrar por adelantado la modulación en modo corriente.

Por supuesto, la presente invención no está limitada a las características y ventajas anteriores. De hecho, los expertos en la materia reconocerán características y ventajas adicionales tras la lectura de la siguiente descripción detallada y la revisión de los dibujos adjuntos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La figura 1 es un diagrama de bloques que muestra una realización de un convertidor de digital a analógico con red de resistencias, de la presente invención. La figura 2 es un diagrama de flujo lógico que muestra una realización de un convertidor de digital a analógico con red de resistencias, de la presente invención. Las figuras 3A y 3B son diagramas esquemáticos de realizaciones a modo de ejemplo de los circuitos de entrada de bit para el convertidor de digital analógico con red de resistencias de la figura 1. La figura 4 es un diagrama de forma de onda que compara una forma de onda analógica reconstruida convencional sin reducción de errores con interpolación lineal, con una forma de onda analógica reconstruida con reducción de errores con interpolación lineal, proporcionada mediante el convertidor de digital a analógico con red de resistencias de la figura 1. La figura 5 es un diagrama esquemático de una realización de controladores controlados por rapidez de respuesta... [Seguir leyendo]

1. Método de conversión de una señal digital en una señal analógica a través de un convertidor de digital a analógico, DAC, con red de resistencias, que comprende:

recibir valores de bit de entrada de una palabra digital de n bits en respectivas entradas de un conjunto de entradas de bit y generar la señal analógica como una suma ponderada por resistencia de los bits de entrada, estando asociada cada entrada de bit con una ponderación deseada de la resistencia de entrada; caracterizado por:

subdividir cada ciclo de reloj de muestreo del DAC en una serie de fases; para, por lo menos, un bit de entrada del DAC, muestrear el valor del bit de entrada en cada fase y aplicar cada uno de los valores muestreados a una respectiva rama de resistencia en un conjunto paralelo de ramas de resistencia que constituyen el equivalente paralelo de la ponderación deseada de

la resistencia de entrada para dicho, por lo menos, un bit de entrada.

2. El método acorde con la reivindicación 1, en el que la aplicación de cada uno de los valores muestreados a una respectiva rama de resistencia comprende aplicar cada valor muestreado a su respectiva rama de la resistencia a través de un controlador controlado por rapidez de respuesta, para suavizar los bordes transitorios en la señal

analógica generada.

3. El método acorde con la reivindicación 1, en el que la aplicación de cada uno de los valores muestreados a una respectiva rama de resistencia comprende accionar la respectiva rama de resistencia con un circuito inversor acoplado a un circuito de espejo de corriente ligado a una fuente de corriente de limitación de la rapidez de

respuesta.

4. El método acorde con la reivindicación 3, en el que la fuente de corriente de limitación de la rapidez de respuesta es ajustada para suavizar los bordes transitorios en la señal analógica generada.

5. El método acorde con la reivindicación 1, en el que la aplicación de cada uno de los valores muestreados a una respectiva rama de resistencia comprende:

generar una serie de casos del valor muestreado, siendo cada caso el valor muestreado retardado mediante un número creciente de unidades de retardo; y 35 accionar la respectiva rama de resistencia con un conjunto paralelo de accionadores, teniendo cada uno de dichos accionadores su entrada accionada mediante un caso diferente de entre dichos casos.

6. El método acorde con la reivindicación 5, en el que la generación de una serie de casos del valor muestreado

comprende aplicar el valor muestreado a una serie de segmentos resistivo-capacitivos en cascada. 40

7. El método acorde con la reivindicación 6, en el que los segmentos resistivo-capacitivos son ajustados para suavizar los bordes transitorios en la señal analógica generada.

8. El método acorde con la reivindicación 1, en el que el DAC con red de resistencias comprende un DAC de

45 escalera R/2R, y en el que cada bit de entrada está asociado con una ponderación deseada de la resistencia de entrada de 2R.

9. El método acorde con la reivindicación 1, en el que el DAC con red de resistencias comprende un DAC con resistencias ponderado binario y en el que cada bit de entrada está asociado con una ponderación deseada de la

50 resistencia de entrada, que es proporcional a la contribución deseada de dicho bit de entrada a la señal analógica durante un ciclo de reloj de muestreo dado.

10. El método acorde con la reivindicación 1, en el que la recepción de valores de bit de entrada de una palabra

digital de n bits comprende recibir palabras digitales de una señal de comunicación de banda base. 55

11. El método acorde con la reivindicación 10, que comprende además proporcionar la señal analógica a un circuito de filtro de paso bajo en modo corriente, para filtrar por adelantado la modulación en modo corriente.

12. El método acorde con la reivindicación 1:

60 en el que para dicho, por lo menos, un bit de entrada del DAC, muestrear el valor del bit de entrada en cada fase comprende, para, por lo menos, una de las entradas de bit más significativas del DAC, muestrear el valor de bit de entrada en cada fase; y comprende además, para, por lo menos, una de las entradas de bit menos significativas del DAC, muestrear

65 el valor de bit de entrada en una sola de dichas fases.

13. El método acorde con la reivindicación 1, en el que subdividir cada ciclo de reloj de muestreo del DAC en una serie de fases comprende generar un número correspondiente de señales de reloj, cada una en una fase diferente, y en el que el muestreo del valor del bit de entrada en cada fase comprende muestrear el valor del bit de entrada de acuerdo con cada una de dichas señales de reloj.

14. Un convertidor de digital a analógico 10, DAC, con red de resistencias, que comprende:

un conjunto de circuitos (20, 30) de bit de entrada configurado para recibir valores de bit de entrada de una palabra digital de n bits, teniendo cada mencionado circuito de entrada de bit un circuito (22, 32) de muestreo de entrada configurado para muestrear un valor de bit de entrada y un circuito (24, 34) de controlador configurado para aplicar el valor muestreado a una resistencia de entrada asociada, con una ponderación deseada de la resistencia de entrada; un circuito (50) de salida de señal analógica configurado para generar una señal analógica como una suma ponderada por resistencia de los valores de bit de entrada; caracterizado por: un circuito (40) de reloj que comprende un generador de reloj (42) multifase configurado para subdividir en una serie de fases cada ciclo de reloj de muestreo del DAC; y en el que el circuito (22, 32) de muestreo de entrada y el circuito (24, 34) del controlador de, por lo menos, un circuito (20, 30) de entrada de bit comprenden una serie de circuitos (33) de muestreo en paralelo acoplados a un número correspondiente de circuitos (35) de controlador en paralelo, estando configurados dichos circuitos (33) de muestreo en paralelo para muestrear, cada uno, el valor de bit de entrada a una fase diferente de entre dichas fases y estando configurados dichos circuitos (35) de control en paralelo para aplicar, cada uno, el correspondiente valor muestreado a una respectiva rama (39) de resistencia, formando la combinación en paralelo de todas las respectivas ramas (39) de resistencia el equivalente de la ponderación deseada de la resistencia de entrada para dicho, por lo menos, un circuito de entrada de bit.

15. El DAC con red de resistencias acorde con la reivindicación 14, en el que dicho circuito de controlador en paralelo comprende circuitos de controlador controlados por rapidez de respuesta en paralelo, configurados además para suavizar, cada uno, los bordes transitorios en la señal analógica generada.

16. El DAC con resistencias acorde con la reivindicación 14, en el que, por lo menos, uno de dichos circuitos de controlador en paralelo comprende un circuito inversor acoplado a un circuito de espejo de corriente ligado a una fuente de corriente de limitación de la rapidez de respuesta.

17. El DAC con red de resistencias de la reivindicación 16, en el que la fuente de corriente de limitación de la rapidez de respuesta está ajustada para suavizar los bordes transitorios en la señal analógica generada.

18. El DAC con red de resistencias acorde con la reivindicación 14, en el que, por lo menos uno, de dichos circuitos de controlador en paralelo comprende:

un circuito de retardo configurado para generar una serie de casos del valor muestreado, cada caso el valor muestreado estando retardado mediante un número creciente de unidades de retardo; y un circuito de un conjunto de controladores en paralelo, teniendo cada controlador contenido en el conjunto su entrada accionada mediante un caso diferente de entre dichos casos.

19. El DAC con red de resistencias acorde con la reivindicación 18, en el que el circuito de retardo comprende una serie de segmentos resistivo-capacitivos en cascada.

20. El DAC con resistencias acorde con la reivindicación 19, en el que los segmentos resistivo-capacitivos están ajustados para suavizar bordes transitorios en la señal analógica generada.

21. El DAC con red de resistencias acorde con la reivindicación 14, en el que el DAC con red de resistencias comprende un DAC de escalera R/2R y en el que cada circuito de entrada de bit tiene un circuito de controlador configurado para aplicar el valor muestreado a una resistencia de entrada asociada, con una ponderación deseada de la resistencia de entrada de 2R.

22. El DAC con resistencias acorde con la reivindicación 14, en el que el DAC con red de resistencias comprende un DAC con resistencias ponderado binario y en el que cada circuito de entrada de bit tiene un circuito de controlador configurado para aplicar el valor muestreado a una resistencia de entrada asociada que es proporcional a la contribución deseada de dicho bit de entrada a la señal analógica durante un ciclo de reloj de muestreo dado.

23. El DAC con red de resistencias acorde con la reivindicación 14, en el que el DAC con red de resistencias comprende parte de un transmisor de comunicación y está configurado para convertir una señal de comunicación de banda base en una señal analógica.

24. El DAC con red de resistencias acorde con la reivindicación 23, en el que el DAC con red de resistencias está configurado además para proporcionar la señal analógica a un circuito de filtro de paso bajo en modo corriente, para filtrar por adelantado la modulación en modo corriente.

25. El DAC con red de resistencias acorde con la reivindicación 14:

en el que el circuito de muestreo de entrada de, por lo menos, uno de los circuitos de entrada de bit más significativos comprende una serie de circuitos de muestreo en paralelo configurados para muestrear, cada uno, el valor de bit de entrada a una fase diferente de entre dichas fases; y

en el que el circuito de muestreo de entrada de, por lo menos, uno de los circuitos de entrada de bit menos significativos comprende un solo circuito de muestreo configurado para muestrear el valor de bit de entrada a una sola fase de entre dichas fases.

26. El DAC con red de resistencias acorde con la reivindicación 14:

en el que el generador de reloj multifase está configurado para subdividir cada ciclo de reloj de muestreo del DAC en una serie de fases y para generar una cantidad correspondiente de señales de reloj, cada una a una fase diferente; y en el que dichos circuitos de muestreo en paralelo están sincronizados mediante dichas señales de reloj,

cada uno a una fase diferente.