MÉTODO Y APARATO PARA CODIFICAR Y DECODIFICAR DATOS.

Un método para operar un transmisor que genera bits de control de paridad sobre la base de un símbolo corriente ,

comprendiendo el método los pasos de: recibir (301) el conjunto de símbolos corrientes utilizar una matriz H para determinar (303) los bits de control de paridad, donde H comprende una sección no determinante H1 del tamaño m x k correspondiente a los bits sistemáticos y una sección determinante H2 del tamaño m x m correspondiente a los bits de control de paridad , y donde H2 comprende una primera parte que comprende una columna h que tiene un peso impar superior a 2 y una segunda parte que comprende los elementos de matriz para la hilera i, la columna j, 0

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2005/013440.

Solicitante: Motorola Mobility, Inc.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 600 North US Highway 45 Libertyville, IL 60048 ESTADOS UNIDOS DE AMERICA.

Inventor/es: CLASSON,BRIAN K, BLANKENSHIP,Yufei W, DESAI,Vipul A.

Fecha de Publicación: 6 de Septiembre de 2011.

Fecha Solicitud PCT: 19 de Abril de 2005.

Clasificación Internacional de Patentes:

H03M13/11 ELECTRICIDAD. › H03 CIRCUITOS ELECTRONICOS BASICOS. › H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C). › H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C). › usando bits de paridad múltiple.

Clasificación PCT:

H03M13/11 H03M 13/00 […] › usando bits de paridad múltiple.

Clasificación antigua:

G06F11/00 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00).
H03M13/00 H03M […] › Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C).

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Chipre, Lituania, Letonia, Ex República Yugoslava de Macedonia, Albania.

PDF original: ES-2364558_T3.pdf

Fragmento de la descripción:

Campo de la invención

La presente invención se refiere en general a la codificación y decodificación de datos y en particular, a un método y 5 aparato para codificar y decodificar datos utilizando códigos de control de paridad de baja densidad (LDPC).

Antecedentes de la invención

Un código LDPC es un código de bloque lineal especificado por una matriz de control de paridad H. En general, un código LDPC se define sobre un campo Galois GF(q), q>2. Si q = 2, el código es un código binario. Como con los códigos de bloque lineal, un bloque de k-bit de información S1xk en general está codificado por la matriz generadora del código Gkxn para convertir una contraseña de n-bit X1xn, y la velocidad del código es r=k/n. La contraseña x es transmitida a través de un canal con ruido, y el vector de señal recibido y se pasa al decodificador para estimar el bloque de información S1xk.

Dado un espacio n-dimensional, las hileras de G abarcan el subespacio C de la contraseña k-dimensional, y las

**(Ver fórmula)**

hileras de la matriz de control de paridad Hmxn abarcan el espacio dual m-dimensional , donde m=n-k. Dado que 15 x=sG y GHT=0, entonces xHt.=0 para todas las contraseñas en el subespacio C, donde “T” denota la trasposición de la matriz. En la discusión de los códigos LDPC, en general esto se escribe de la siguiente forma:

**(Ver fórmula)**

donde 0 es un vector de la hilera de todos ceros, y la contraseña

**(Ver fórmula)**

donde

**(Ver fórmula)**

son los bits de control de paridad; y

**(Ver fórmula)**

son los bits sistemáticos, igual a los bits 20 de información dentro del bloque de información.

A fin de utilizar un código LDPC con buen comportamiento de corrección de errores, se debe definir una matriz H de control de paridad de baja densidad apropiada. Para la mayoría de los códigos LDPC irregulares, esto requiere la preparación de un gran parte de las columnas de H para que sean de peso-2 (es decir, dos unos y todos ceros en una columna) a fin de mantener la densidad total baja (es decir, la matriz general debe ser escasa). Este gran número de columnas de peso-2 puede permitir que altos pesos (por ej., 30) se asignen a algunas columnas mientras aún se mantiene el peso de la columna de bajo promedio en H. (Obsérvese que los pesos de la hilera usualmente están limitados en rango y son relativamente pequeños).

El diseño de una matriz de control de paridad con varios pesos de hileras y columnas es complicado cuando se considera el comportamiento de error. Por ejemplo, se puede construir una matriz con una serie de columnas 30 generada al azar mientras se satisfacen las restricciones de peso de hilera y de peso de columna, sin embargo, con un gran porcentaje de columnas de peso-2 en la matriz, las columnas de peso-2 generadas al azar pueden contener fácilmente una mala estructura lo cual induce a un evento de error que no puede detectase y una distancia mínima baja. En general, un evento de error no detectable de Nud bits podría suceder si las columnas Nud de de la matriz de control de paridad se suman (módulo 2) a la columna de todos ceros. La sumatoria de la columna de todos ceros se 35 produce con mayor frecuencia cuando la matriz de control de paridad tiene un tamaño pequeño y contiene columnas de peso-2. El evento de error no detectable se enlaza directamente a la distancia mínima del código el cual es igual a min(Nud). Como resultado de ello, una matriz de control de paridad generada al azar puede tener una distancia mínima pequeña, la cual origina una elevada probabilidad de errores no detectables y un piso de error en relaciones de señal-a-ruido elevadas. Más aún, dado que los bits de código (elementos de x) asociados con las columnas de 40 peso-2 son mucho más proclives a errores que los bits de código asociados con columnas de mayor peso, se espera que un gran porcentaje de errores de marco no detectables se involucre en las columnas de peso-2. Si bien hay varias guías de construcción de códigos en la técnica anterior que se mencionan o están implícitas en la literatura tales como (a) evitar los ciclos de longitud 4 y (b) evitar la superposición entre las columnas de peso-2 siempre que sea posible, estas guías no pueden ser suficientes para buenos códigos de comportamiento de errores. Por lo tanto,

45 existe la necesidad de determinar la distribución de las columnas de peso-2 en la cuales la aparición de errores de marco no detectados se reduce a fin de mejorar significativamente el comportamiento del código en comparación con una matriz de control de paridad construida al azar.

No obstante el problema anterior, otra emisión de códigos LDPC es la elevada complejidad de codificación del método directo que utiliza la matriz generadora G correspondiente a la matriz H que define el código. Para un

**(Ver fórmula)**

50 codificador LDPC sistemático, el bit de control de paridad en general se computa a partir de los

bits

**(Ver fórmula)**

de información dados,

**(Ver fórmula)**

Siendo la contraseña

los bits de control de paridad satisfacen las ecuaciones de control de paridad de (1). Un método de codificación convencional transforma la matriz de control de paridad H en una

**(Ver fórmula)**

forma sistemática a través de la eliminación gaussiana y el reordenamiento de la columna de

**(Ver fórmula)**

modo que la matriz generadora del código correspondiente sea

**(Ver fórmula)**

. Por lo tanto el codificador

convencional calcula los bits de control de paridad utilizando

Este método directo puede originar problemas de implementación especialmente cuando el tamaño de la contraseña n es grande. Primero, si bien H tiene baja densidad (es decir con unas pocas l's en la matriz y el número de l's por hilera no crece con n), P y por lo tanto C usualmente tienen alta densidad (es decir, muchas l's en la matriz y el número de l's por hilera aumenta a medida que n aumenta). La implementación del codificador convencional puede requerir una gran cantidad de memoria para almacenar las posiciones de las l's en P. En segundo lugar, debido a la alta densidad de P, el número de adiciones binarias (sólo contando los términos cuando los elementos de P son “1”) está en el orden de n2; lo que implica que la complejidad de codificación crece en forma cuadrática con n. Por lo tanto, existe la necesidad de un codificador eficiente para los códigos LDPC irregulares que toma ventaja de la estructura de un código LDPC irregular de buen comportamiento para minimizar el preprocesamiento y admitir un programa de codificación simple.

J00 PANYUH ET AL: "LDPC coding for OFDMA PHY" IEEE 802.16 BROADBAND WIRELESS ACCESS WORKING GROUP, CONTRIBUTED DOCUMENT, [Online] 1 May 2004 (2004-05-01), páginas 0-11, XP002438609 Recuperado de la Internet:URL:http://www.ieee802.org/16/tgd/contrib/C80216d-04_86r1.pdf [recuperado en 200706-21] divulga sugerencias con relación a la codificación LDPC para OFDMA PHY, que representan los procedimientos de codificación generales.

CUDAK M, CLASSON B. AND RHODES V.: "Revision of LDPC to accommodate HARQ" IEEE 802.16 BROADBAND WIRELESS ACCESS WORKING GROUP, CONTRIBUTED DOCUMENT, [Online] 28 de abril de 2004 (2004-04-28), páginas 0-9, XP002464006 Recuperado de la Internet: URL:http://www.ieee802.org/16/tgd/contrib/C80216d04_89.pdf> [recuperado el 1008-01-09] divulga una propuesta de texto para permitir características tales como los subcanales HARQ yd AMC que operan con LDPC y otros modos de codificación.

Síntesis de la invención

Los aspectos de la invención son los que se definen mediante las reivindicaciones:

Breve descripción de los dibujos

La Figura 1 es un diagrama de bloque de un codificador de acuerdo con la realización preferida de la presente invención.

La Figura 2 es un diagrama de bloque de un decodificador de acuerdo con la realización preferida de la presente invención.

La Figura 3 es un diagrama de flujo que muestra el funcionamiento del codificador de la figura 1 de acuerdo con la realización preferida de la presente invención.

La Figura 4 es un diagrama de flujo que muestra el funcionamiento del codificador de la figura 2 de acuerdo con la realización preferida de la presente invención.

Descripción... [Seguir leyendo]

Reivindicaciones:

1. Un método para operar un transmisor que genera bits de control de paridad sobre la base de un símbolo , comprendiendo el método los pasos de:

recibir (301) el conjunto de símbolos corrientes 5 utilizar una matriz H para determinar (303) los bits de control de paridad, donde H comprende una sección no determinante H1 del tamaño m x k correspondiente a los bits sistemáticos y una sección

determinante H2 del tamaño m x m correspondiente a los bits de control de paridad , y donde H2 comprende una primera parte que comprende una columna h que tiene un peso impar superior a 2 y una segunda parte que comprende los elementos de matriz para la hilera i, la columna j, 0<i<m-1, 0<j<m-2 igual a 1 para i=j, 1 para i=j+1, 0 en otras partes; y transmitir (305) los bits de control de paridad junto con el conjunto de símbolos corrientes;

**(Ver fórmula)**

y donde

**(Ver fórmula)**

es la columna ha al menos el elemento

**(Ver fórmula)**

es igual a 0.

**(Ver fórmula)**

El método de la reivindicación 1 donde el paso de utilizar la matriz H para determinar los bits de control de paridad comprende determinar

**(Ver fórmula)**

en forma recursiva mediante

**(Ver fórmula)**

donde

**(Ver fórmula)**

3. El método de la reivindicación 1 que comprende además el paso de:

4. Un método para operar un receptor que estima un conjunto de símbolos corrientes comprendiendo el método los pasos de:

**(Ver fórmula)**

recibir (401) un vector de señal recibida

**(Ver fórmula)**

que corresponde a una contraseña x que se transmite que comprende un conjunto de símbolos

**(Ver fórmula)**

y bits de paridad

**(Ver fórmula)**

; y

utilizar una matriz H para estimar (403) el conjunto de símbolos corrientes

**(Ver fórmula)**

, donde H comprende una sección no determinante H1 del tamaño m x k correspondiente a los bits sistemáticos

**(Ver fórmula)**

y una sección determinante H2 del tamaño m x m correspondiente a los bits de control de paridad , y donde H2 comprende una primera parte que comprende una columna h que tiene un peso impar superior a 2 y una segunda parte que comprende los elementos de matriz para la hilera i, la columna j, 0<i<m

1, 0<j<m-2 igual a

1 para i=j,

1 para i=j+1,

0 en todas partes;

imagen8

es la columna h y al menos el elemento hm-1 es igual a 0.

5. El método de la reivindicación 4 que comprende además el paso de: determinar (407) que los bits de control de paridad adicionales serán recibidos; y utilizar los bits de control de paridad adicionales recibidos para estimar (409) el conjunto de símbolos

**(Ver fórmula)**

corrientes .

6. El método de la reivindicación 4 que comprende además el paso de:

utilizar una matriz H(2) para determinar el conjunto de símbolos corrientes

**(Ver fórmula)**

, donde H(2) se basa en H.

7. Un aparato (100) que comprende: medios de almacenamiento (103) que almacenan una matriz H; un microprocesador (101) que utiliza la matriz H para determinar los bits de control de paridad, donde H

no determinante H1 del tamaño m x k correspondiente a los bits sistemáticos

y una sección determinante H2 del tamaño m x m correspondiente a los bits de control de paridad

, y donde H2 comprende una primera parte que comprende una columna h que tiene un peso impar superior a 2 y una segunda parte que comprende los elementos de matriz para la hilera i, la columna j, 0<i<m1, 0<j<m-2 igual a

1 para i=j,

1 para i=j+1,

0 en otras partes; y

un transmisor para transmitir los bits de control de paridad;

y donde

**(Ver fórmula)**

es la columna ha al menos el elemento

**(Ver fórmula)**

es igual a 0.

8. Un aparato (100) de acuerdo con la reivindicación 1, donde el uso de la matriz H para determinar los bits de

**(Ver fórmula)**

control de paridad comprende determinar en forma recursiva mediante

imagen9

**(Ver fórmula)**

donde

w es un vector

**(Ver fórmula)**

9. Un aparato (200) que comprende: medios de almacenamiento (203) que almacenan una matriz H;

imagen10

10 tiene un peso impar superior a 2 y una segunda parte que comprende los elementos de matriz para la hilera i, la columna j, 0<i<m-1, 0<j<m-2 igual a 1 para i=j, 1 para i=j+1, 0 en todas partes;

15 y donde

**(Ver fórmula)**

es la columna h y al menos el elemento

**(Ver fórmula)**

es igual a 0.

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