APARATO Y MÉTODO DE CODIFICACIÓN/DESCODIFICACIÓN DE CÓDIGOS DE BLOQUE DE COMPROBACIÓN DE PARIDAD DE BAJA DENSIDAD EN UN SISTEMA DE COMUNICACIÓN.

Un método de codificación de un vector de información en un aparato de transmisión de señal,

comprendiendo el método: generar una palabra de código de bloque de comprobación de paridad de baja densidad LDPC, codificando un vector de información utilizando una segunda matriz de comprobación de paridad cuando una tasa de codificación de transmisión en el aparato de transmisión de señal es una segunda tasa de codificación, siendo la segunda tasa de codificación menor que una primera tasa de codificación de una primera matriz de comprobación de paridad, y generar una palabra de código de bloque LDPC codificando el vector de información utilizando solamente la primera matriz de comprobación de paridad, cuando la tasa de codificación de transmisión es la primera tasa de codificación, y generar un primer vector de paridad, un segundo vector de paridad y un tercer vector de paridad codificando el vector de información utilizando la segunda matriz de comprobación de paridad, cuando la tasa de codificación de transmisión es una tercera tasa de codificación, siendo la tercera tasa de codificación mayor que la primera tasa de codificación y generando una palabra de código de bloque LDPC perforando, por lo menos, uno entre el vector de información, el primer vector de paridad, el segundo vector de paridad y el tercer vector de paridad correspondiente a la tercera tasa de codificación, en el que la segunda matriz de comprobación de paridad es generada utilizando la primera matriz de comprobación de paridad, la primera matriz de comprobación de paridad incluye una serie de bloques, los bloques de la serie de bloques son clasificados en bloques (111, 113) correspondientes a una primera parte de información correspondiente al vector de información, bloques (121, 123) correspondientes a una primera parte de paridad correspondiente al primer vector de paridad, y bloques (131, 133) correspondientes a una segunda parte de paridad correspondiente al segundo vector de paridad, en el que los bloques clasificados como la primera parte de información son clasificados en bloques correspondientes a un primer bloque parcial (111) y bloques correspondientes a un segundo bloque parcial (113), los bloques clasificados como la primera parte de paridad son clasificados en bloques correspondientes a un tercer bloque parcial (121) y bloques correspondientes a un cuarto bloque parcial (123), y los bloques clasificados como la segunda parte de paridad son clasificados en bloques correspondientes a un quinto bloque parcial (131) y bloques correspondientes a un sexto bloque parcial (133). en el que la segunda matriz de comprobación de paridad incluye la primera matriz de comprobación de paridad y bloques correspondientes a una segunda parte de información (115) correspondiente al vector de información, una tercera parte de paridad (125) correspondiente al primer vector de paridad, una cuarta parte de paridad (135) correspondiente al segundo vector de paridad y una quinta parte de paridad (141, 143, 145) correspondiente al tercer vector de paridad, los bloques clasificados como la segunda parte de información son clasificados en bloques correspondientes a un séptimo bloque parcial (115), los bloques clasificados como la tercera de paridad parte son clasificados en bloques correspondientes a un octavo bloque parcial (125), los bloques clasificados como la cuarta parte de paridad son clasificados en bloques correspondientes a un noveno bloque parcial (135), los bloques clasificados como la quinta parte de paridad son clasificados en bloques correspondientes a un décimo bloque parcial (141), bloques correspondientes a un undécimo bloque parcial (143) y bloques correspondientes a un duodécimo bloque parcial (145), en el que el duodécimo bloque parcial (145) es diagonal con el sexto bloque parcial (133) bloque a bloque, se disponen matrices de identidad en bloques correspondientes al duodécimo bloque parcial

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E07011789.

Solicitante: SAMSUNG ELECTRONICS CO., LTD.
POSTECH FOUNDATION
.

Nacionalidad solicitante: República de Corea.

Dirección: 416 MAETAN-DONG, YEONGTONG-GU SUWON-SI, GYEONGGI-DO 442-743 REPUBLICA DE COREA.

Inventor/es: KIM, JAE-YOEL, YANG, KYEONG, CHEOL, PARK,DONG SEEK, KIM, YOUNG HO, Jeong,Hong-sil, Park,Sung-Eun, Choi,Seung-Hoon, Yang,Hyeon-Gu, Kyung,Gyu-Bum, Myung,Se-Ho.

Fecha de Publicación: .

Fecha Solicitud PCT: 15 de Junio de 2007.

Clasificación PCT:

  • H03M13/11 SECCION H — ELECTRICIDAD.H03 CIRCUITOS ELECTRONICOS BASICOS.H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C). › H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08, para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18, para memorias estáticas G11C). › usando bits de paridad múltiple.

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Chipre, Lituania, Letonia, Ex República Yugoslava de Macedonia, Albania.

PDF original: ES-2371092_T3.pdf

 


Fragmento de la descripción:

Aparato y método de codificación/descodificación de códigos de bloque de comprobación de paridad de baja densidad en un sistema de comunicación ANTECEDENTES DE LA INVENCIÓN 1. Campo de la Invención La presente invención se refiere, en general, a un sistema de comunicación y, en particular, a un aparato y un método de codificación/descodificación de códigos de bloque de comprobación de paridad de baja densidad (LDPC, Low Density Parity Check). 2. Descripción de la Técnica Relacionada El sistema de comunicación de la siguiente generación ha evolucionado a un sistema de comunicación de servicio por paquetes, que es un sistema para transmitir datos de paquetes en ráfagas a una serie de estaciones móviles, y es adecuado para una transmisión de datos de gran capacidad. Para incrementar el caudal de datos, se ha propuesto un esquema de petición de retransmisión automática híbrida (HARQ, Hybrid Automatic Retransmission reQuest) y un esquema de modulación y codificación adaptativa (AMC, Adaptive Modulation and Coding). Para utilizar el esquema HARQ y el esquema AMC, el sistema de comunicación de la siguiente generación tiene que soportar una tasa de codificación variable. En general, los códigos de bloque LDPC, junto con los turbo códigos, tienen una gran ganancia de rendimiento durante la transmisión de datos a alta velocidad y corrigen eficazmente los errores provocados por el ruido generado en un canal de transmisión, contribuyendo a un incremento en la fiabilidad de la transmisión de datos. Sin embargo, los códigos de bloque LDPC son desfavorables debido a que tienen una tasa de codificación relativamente elevada, y están limitados en términos de la tasa de codificación. Entre los códigos de bloque LDPC disponibles actualmente, los códigos de bloque LDPC principales tienen una tasa de codificación de 1/2, y solamente los códigos de bloque LDPC secundarios tienen una tasa de codificación de 1/3. La limitación en la tasa de codificación ejerce una influencia fatal sobre la transmisión de datos de gran capacidad a alta velocidad. Aunque puede calcularse un grado de distribución que represente el rendimiento óptimo utilizando un esquema de evolución de la densidad, con objeto de implementar una tasa de codificación relativamente baja para códigos de bloque LDPC, es difícil implementar un código de bloque LDPC con un grado de distribución que represente el rendimiento óptimo, debido a varias limitaciones, tales como la estructura cíclica en un grafo de factorización y la implementación de equipamiento físico. En vista de las limitaciones de la tasa de codificación para códigos de bloque LDPC, es necesario soportar una tasa de codificación variable, desde una tasa de codificación baja hasta una tasa de codificación elevada, para transmitir/recibir señales. A partir del documento US 2005/283709, se conoce un aparato y un método para codificar un código de bloque de comprobación de paridad de baja densidad (LDPC) semi-sistemático, en el que una palabra de información es recibida y codificada en una palabra de código que incluye la palabra de información, una primera paridad, una segunda paridad y una tercera paridad, en base a una entre una entre una primera matriz de comprobación de paridad y una segunda matriz de comprobación de paridad, en función del tamaño a aplicar cuando se genera la palabra de información en el código de bloque LDPC semi-sistemático. Una parte con un grado, por lo menos, igual a un grado predeterminado, es perforada a partir de la palabra de información, generando el código de bloque LDPC semi-sistemático. El código de bloque LDPC semi-sistemático incluye la palabra de información, la parte de ésta que fue perforada, la primera paridad, la segunda paridad y la tercera paridad. RESUMEN DE LA INVENCIÓN Un aspecto de la presente invención consiste en resolver sustancialmente, por lo menos, los problemas y/o las desventajas anteriores y proporcionar, por lo menos, las ventajas siguientes. Por consiguiente, un aspecto de la presente invención es dar a conocer un aparato y un método de codificación/descodificación de códigos de bloque de comprobación de paridad de baja densidad (LDPC), en un sistema de comunicación. De acuerdo con otro aspecto de la presente invención, se da a conocer un aparato y un método de transmisión/recepción de señal, de generación de una matriz de comprobación de paridad de un código de bloque LDPC en un sistema de comunicación. 2 E07011789 03-11-2011   BREVE DESCRIPCIÓN DE LOS DIBUJOS Las anteriores y otros objetivos, características y ventajas de la presente invención resultarán más evidentes a partir de la siguiente descripción detallada, tomada junto con los dibujos anexos, en los cuales: la figura 1 es un diagrama que ilustra una matriz de comprobación de paridad de un código de bloque LDPC, de acuerdo con la presente invención; la figura 2 es un diagrama que ilustra una matriz sucesora de comprobación de paridad acorde con la presente invención, cuando una tasa de codificación de un vector de palabra de código raíz es 2/3, y una tasa de codificación de un vector de palabra de código sucesor es 1/3; las figuras 3A-3L son diagramas que ilustran matrices correspondientes a bloques parciales de una matriz sucesora de comprobación de paridad ilustrada en la figura 2; la figura 4 es un diagrama que ilustra una matriz sucesora de comprobación de paridad acorde con la presente invención, cuando una tasa de codificación de un vector de palabra de código raíz es 1/2, y una tasa de codificación de un vector de palabra de código sucesor es 1/4; las figuras 5A-5L son diagramas que ilustran matrices correspondientes a bloques parciales de una matriz sucesora de comprobación de paridad ilustrada en la figura 4; la figura 6 es un diagrama que ilustra la estructura de un aparato de transmisión de señal acorde con la presente invención; la figura 7 es un diagrama que ilustra la estructura de un aparato de recepción de señal acorde con la presente invención; la figura 8 es un diagrama que ilustra una estructura interna de un codificador, tal como el ilustrado en la figura 6; la figura 9 es un diagrama que ilustra una estructura interna del codificador, tal como el ilustrado en la figura 7; la figura 10 es un diagrama de flujo que ilustra un método de funcionamiento de un codificador, tal como el ilustrado en la figura 6; la figura 11 es un diagrama de una matriz traspuesta de la matriz parcial B ilustrada en la figura 1, la matriz parcial E ilustrada en la figura 1, la matriz parcial T ilustrada en la figura 1 y una matriz inversa de la matriz parcial T ilustrada en la figura 1; la figura 12 es un diagrama que ilustra una matriz de comprobación de paridad con una forma similar a la forma de la matriz triangular inferior; y la figura 13 es un diagrama que ilustra otra estructura interna de un codificador tal como el ilustrado en la figura 6. DESCRIPCIÓN DETALLADA DE LAS REALIZACIONES PREFERIDAS A continuación se describirán en detalle realizaciones preferidas de la presente invención, haciendo referencia a los dibujos anexos. En la siguiente descripción, por claridad y concisión ha sido omitida una descripción detallada de funciones y configuraciones conocidas incorporadas al presente documento. La presente invención da a conocer un aparato y un método de transmisión/recepción de señales que soportan una tasa de codificación variable en un sistema de comunicación que utiliza un código de bloque de comprobación de paridad de baja densidad (LDPC). Es decir, la presente invención da a conocer un aparato y un método de transmisión/recepción de señales utilizando una matriz raíz de comprobación de paridad que soporta diversas tasas de codificación en un sistema de comunicación que utiliza un código LDPC, con complejidad de codificación minimizada. En el sistema de comunicación de la siguiente generación, para incrementar el caudal de datos, ha sido propuesto un esquema HARQ y un esquema de codificación y modulación adaptativas (AMC, Adaptive Modulation and Coding). 3 E07011789 03-11-2011   Para utilizar el esquema HARQ y el esquema AMC, el sistema de comunicación de la siguiente generación tiene que soportar una tasa de codificación variable. Además, los sistemas de comunicación de la siguiente generación están considerando un código de bloque de comprobación de paridad de baja densidad (LDPC). En general, existe una limitación en la tasa de codificación de un código de bloque LDPC. Por lo tanto, la presente invención da a conocer un aparato y un método de transmisión/recepción de una señal que soporta una serie de tasas de codificación en un sistema de comunicación que utiliza un código de bloque LDPC. La figura 1 es un diagrama que ilustra una matriz de comprobación de paridad de un código de bloque LDPC, de acuerdo... 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Reivindicaciones:

1. Un método de codificación de un vector de información en un aparato de transmisión de señal, comprendiendo el método: generar una palabra de código de bloque de comprobación de paridad de baja densidad LDPC, codificando un vector de información utilizando una segunda matriz de comprobación de paridad cuando una tasa de codificación de transmisión en el aparato de transmisión de señal es una segunda tasa de codificación, siendo la segunda tasa de codificación menor que una primera tasa de codificación de una primera matriz de comprobación de paridad, y generar una palabra de código de bloque LDPC codificando el vector de información utilizando solamente la primera matriz de comprobación de paridad, cuando la tasa de codificación de transmisión es la primera tasa de codificación, y generar un primer vector de paridad, un segundo vector de paridad y un tercer vector de paridad codificando el vector de información utilizando la segunda matriz de comprobación de paridad, cuando la tasa de codificación de transmisión es una tercera tasa de codificación, siendo la tercera tasa de codificación mayor que la primera tasa de codificación y generando una palabra de código de bloque LDPC perforando, por lo menos, uno entre el vector de información, el primer vector de paridad, el segundo vector de paridad y el tercer vector de paridad correspondiente a la tercera tasa de codificación, en el que la segunda matriz de comprobación de paridad es generada utilizando la primera matriz de comprobación de paridad, la primera matriz de comprobación de paridad incluye una serie de bloques, los bloques de la serie de bloques son clasificados en bloques (111, 113) correspondientes a una primera parte de información correspondiente al vector de información, bloques (121, 123) correspondientes a una primera parte de paridad correspondiente al primer vector de paridad, y bloques (131, 133) correspondientes a una segunda parte de paridad correspondiente al segundo vector de paridad, en el que los bloques clasificados como la primera parte de información son clasificados en bloques correspondientes a un primer bloque parcial (111) y bloques correspondientes a un segundo bloque parcial (113), los bloques clasificados como la primera parte de paridad son clasificados en bloques correspondientes a un tercer bloque parcial (121) y bloques correspondientes a un cuarto bloque parcial (123), y los bloques clasificados como la segunda parte de paridad son clasificados en bloques correspondientes a un quinto bloque parcial (131) y bloques correspondientes a un sexto bloque parcial (133). en el que la segunda matriz de comprobación de paridad incluye la primera matriz de comprobación de paridad y bloques correspondientes a una segunda parte de información (115) correspondiente al vector de información, una tercera parte de paridad (125) correspondiente al primer vector de paridad, una cuarta parte de paridad (135) correspondiente al segundo vector de paridad y una quinta parte de paridad (141, 143, 145) correspondiente al tercer vector de paridad, los bloques clasificados como la segunda parte de información son clasificados en bloques correspondientes a un séptimo bloque parcial (115), los bloques clasificados como la tercera de paridad parte son clasificados en bloques correspondientes a un octavo bloque parcial (125), los bloques clasificados como la cuarta parte de paridad son clasificados en bloques correspondientes a un noveno bloque parcial (135), los bloques clasificados como la quinta parte de paridad son clasificados en bloques correspondientes a un décimo bloque parcial (141), bloques correspondientes a un undécimo bloque parcial (143) y bloques correspondientes a un duodécimo bloque parcial (145), en el que el duodécimo bloque parcial (145) es diagonal con el sexto bloque parcial (133) bloque a bloque, se disponen matrices de identidad en bloques correspondientes al duodécimo bloque parcial. 2. El método de la reivindicación 1, en el que generar la palabra de código de bloque LDPC, codificando el vector de información utilizando la segunda matriz de comprobación de paridad, comprende: generar una primera señal multiplicando el vector de información por una primera matriz parcial correspondiente al primer bloque parcial; generar una segunda señal multiplicando el vector de información por una segunda matriz parcial correspondiente al segundo bloque parcial; generar una tercera señal multiplicando la primera señal por un producto matricial de una sexta matriz parcial correspondiente al sexto bloque parcial y una matriz inversa de una quinta matriz parcial correspondiente al quinto bloque parcial; 17 E07011789 03-11-2011   generar una cuarta señal sumando la segunda señal y la tercera señal; generar una quinta señal multiplicando la cuarta señal por una tercera matriz parcial correspondiente al tercer bloque parcial; generar una sexta señal sumando la primera señal y la quinta señal; generar una séptima señal multiplicando la sexta señal por la matriz inversa de la quinta matriz parcial; generar una octava señal multiplicando una séptima matriz parcial correspondiente al séptimo bloque parcial, por el vector de formación; y ensamblar el vector de información, la cuarta señal como primer vector de paridad, la séptima señal como segundo vector de paridad, y la octava señal como tercer vector de paridad, de acuerdo con un formato del código de bloque LDPC. 3. El método de la reivindicación 1, en el que generar el primer vector de paridad, el segundo vector de paridad, y el tercer vector de paridad codificando el vector de información utilizando la segunda matriz de comprobación de paridad, comprende: generar una primera señal multiplicando el vector de información por una primera matriz parcial correspondiente al primer bloque parcial; generar una segunda señal multiplicando el vector de información por una segunda matriz parcial correspondiente al segundo bloque parcial; generar una tercera señal multiplicando la primera señal por un producto matricial de una sexta matriz parcial correspondiente al sexto bloque parcial y una matriz inversa de una quinta matriz parcial correspondiente al quinto bloque parcial; generar una cuarta señal sumando la segunda señal y la tercera señal; generar una quinta señal multiplicando la cuarta señal por una tercera matriz parcial correspondiente al tercer bloque parcial; generar una sexta señal sumando la primera señal y la quinta señal; generar una séptima señal multiplicando la sexta señal por la matriz inversa de la quinta matriz parcial; y generar un vector de paridad único utilizando el vector de información, la cuarta señal y la séptima señal. 4. Un aparato para codificar un vector de información para un aparato de transmisión de señal, comprendiendo el aparato: un codificador para generar una palabra de código de bloque de comprobación de paridad de baja densidad LDPC, codificando un vector de información utilizando una segunda matriz de comprobación de paridad cuando una tasa de codificación de transmisión en el aparato de transmisión de señal es una segunda tasa de codificación, siendo la segunda tasa de codificación menor que una primera tasa de codificación de la primera matriz de comprobación de paridad, y para generar una palabra de código de bloque LDPC codificando el vector de información utilizando solamente la primera matriz de comprobación de paridad, cuando la tasa de codificación de transmisión es la primera tasa de codificación, y para generar un primer vector de paridad, un segundo vector de paridad y un tercer vector de paridad codificando el vector de información utilizando la segunda matriz de comprobación de paridad cuando la tasa de codificación de transmisión es una tercera tasa de codificación, siendo la tercera tasa de codificación mayor que la primera tasa de codificación y generando una palabra de código de bloque LDPC perforando, por lo menos, uno entre el vector de información, el primer vector de paridad, el segundo vector de paridad y el tercer vector de paridad correspondiente a la tercera tasa de codificación, en el que la segunda matriz de comprobación de paridad es generada utilizando la primera matriz de comprobación de paridad, la primera matriz de comprobación de paridad incluye una serie de bloques, los 18 E07011789 03-11-2011   bloques de la serie de bloques son clasificados en bloques correspondientes a una primera parte de información correspondiente al vector de información, bloques correspondientes a una primera parte de paridad correspondiente al primer vector de paridad, y bloques correspondientes a una segunda parte de paridad correspondiente al segundo vector de paridad, en el que los bloques clasificados como la primera parte de información son clasificados en bloques correspondientes a un primer bloque parcial (111) y bloques correspondientes a un segundo bloque parcial (113), los bloques clasificados como la primera parte de paridad son clasificados en bloques correspondientes a un tercer bloque parcial (121) y bloques correspondientes a un cuarto bloque parcial (123), y los bloques clasificados como la segunda parte de paridad son clasificados en bloques correspondientes a un quinto bloque parcial (131) y bloques correspondientes a un sexto bloque parcial (133), en el que la segunda matriz de comprobación de paridad incluye la primera matriz de comprobación de paridad y bloques correspondientes a una segunda parte de información correspondiente al vector de información, una tercera parte de paridad correspondiente al primer vector de paridad, una cuarta parte de paridad correspondiente al segundo vector de paridad y una quinta parte de paridad correspondiente al tercer vector de paridad, los bloques clasificados como la segunda parte de información son clasificados en bloques correspondientes a un séptimo bloque parcial (115), los bloques clasificados como la tercera parte de paridad son clasificados en bloques correspondientes a un octavo bloque parcial (125), los bloques clasificados como la cuarta parte de paridad son clasificados en bloques correspondientes a un noveno bloque parcial (135), los bloques clasificados como la quinta parte de paridad son clasificados en bloques correspondientes a un décimo bloque parcial (141), bloques correspondientes a un undécimo bloque parcial (143) y bloques correspondientes a un duodécimo bloque parcial (145), en el que el duodécimo bloque parcial (145) es diagonal con el sexto bloque parcial (133) bloque a bloque, se disponen matrices de identidad en bloques correspondientes al duodécimo bloque parcial. 5. El aparato de la reivindicación 4, en el que el codificador comprende: un primer multiplicador para generar una primera señal multiplicando el vector de información por una primera matriz parcial correspondiente al primer bloque parcial; un segundo multiplicador para generar una segunda señal multiplicando el vector de información por una segunda matriz parcial correspondiente al segundo bloque parcial; un tercer multiplicador para generar una tercera señal multiplicando la primera señal por un producto matricial de una sexta matriz parcial correspondiente al sexto bloque parcial y una matriz inversa de una quinta matriz parcial correspondiente al quinto bloque parcial; un primer sumador para generar una cuarta señal sumando la segunda señal y la tercera señal; un cuarto multiplicador para generar una quinta señal multiplicando la cuarta señal por una tercera matriz parcial correspondiente al tercer bloque parcial; un segundo sumador para generar una sexta señal sumando la primera señal y la quinta señal; un quinto multiplicador para generar una séptima señal multiplicando la sexta señal por la matriz inversa de la quinta matriz parcial; un sexto multiplicador para generar una octava señal multiplicando una séptima matriz parcial correspondiente al séptimo bloque parcial por el vector de información; y un ensamblador para ensamblar el vector de información, la cuarta señal como primer vector de paridad, la séptima señal como segundo vector de paridad, y la octava señal como tercer vector de paridad, de acuerdo con un formato del código de bloque LDPC. 6. El aparato de la reivindicación 5, en el que el codificador comprende: un primer multiplicador para generar una primera señal multiplicando el vector de información por una primera matriz parcial correspondiente al primer bloque parcial; 19 E07011789 03-11-2011   un segundo multiplicador para generar una segunda señal multiplicando el vector de información por una segunda matriz parcial correspondiente al segundo bloque parcial; un tercer multiplicador para generar una tercera señal multiplicando la primera señal por un producto matricial de una sexta matriz parcial correspondiente al sexto bloque parcial y una matriz inversa de una quinta matriz parcial correspondiente al quinto bloque parcial; un primer sumador para generar una cuarta señal sumando la segunda señal y la tercera señal; un cuarto multiplicador para generar una quinta señal multiplicando la cuarta señal por una tercera matriz parcial correspondiente al tercer bloque parcial; un segundo sumador para generar una sexta señal sumando la primera señal y la quinta señal; un quinto multiplicador para generar una séptima señal multiplicando la sexta señal por la matriz inversa de la quinta matriz parcial; un codificador de paridad único para generar un vector de paridad único utilizando el vector de información, la cuarta señal y la séptima señal. 7. Un método de descodificación de una señal de recepción en un aparato de recepción de señal, comprendiendo el método: detectar un vector de información descodificando una señal de recepción utilizando una segunda matriz de comprobación de paridad cuando una tasa de codificación de transmisión en el aparato de transmisión de señal es una segunda tasa de codificación, siendo la segunda tasa de codificación menor que una primera tasa de codificación de una primera matriz de comprobación de paridad, y detectar el vector de información descodificando una señal de recepción utilizando solamente la primera matriz de comprobación de paridad cuando la tasa de codificación de transmisión es la primera tasa de codificación, y generar una señal codificada insertando cero en una posición predeterminada de una señal de recepción cuando la tasa de codificación de transmisión es una tercera tasa de codificación, siendo la tercera tasa de codificación mayor que la primera tasa de codificación, y detectar el vector de información descodificando la señal descodificada utilizando una segunda matriz de comprobación de paridad, en el que la segunda matriz de comprobación de paridad es generada utilizando la primera matriz de comprobación de paridad, la primera matriz de comprobación de paridad incluye una serie de bloques, los bloques de la serie de bloques son clasificados en bloques correspondientes a una primera parte de información correspondiente al vector de información, bloques correspondientes a una primera parte de paridad correspondiente al primer vector de paridad, y bloques correspondientes a una segunda parte de paridad correspondiente al segundo vector de paridad, en el que los bloques clasificados como la primera parte de información son clasificados en bloques correspondientes a un primer bloque parcial (111) y bloques correspondientes a un segundo bloque parcial (113), los bloques clasificados como la primera parte de paridad son clasificados en bloques correspondientes a un tercer bloque parcial (121) y bloques correspondientes a un cuarto bloque parcial (123), y los bloques clasificados como la segunda parte de paridad son clasificados en bloques correspondientes a un quinto bloque parcial (131) y bloques correspondientes a un sexto bloque parcial (133), en el que la segunda matriz de comprobación de paridad incluye la primera matriz de comprobación de paridad y bloques correspondientes a una segunda parte de información correspondiente al vector de información, una tercera parte de paridad correspondiente al primer vector de paridad, una cuarta parte de paridad correspondiente al segundo vector de paridad y una quinta parte de paridad correspondiente al tercer vector de paridad, los bloques clasificados como la segunda parte de información son clasificados en bloques correspondientes a un séptimo bloque parcial (115), los bloques clasificados como la tercera parte de paridad son clasificados en bloques correspondientes a un octavo bloque parcial (125), los bloques clasificados como la cuarta parte de paridad son clasificados en bloques correspondientes a un noveno bloque parcial (135), los bloques clasificados como la quinta parte de paridad son clasificados en bloques correspondientes a un décimo bloque parcial (141), bloques correspondientes a un undécimo bloque parcial (143) y bloques correspondientes a un duodécimo bloque parcial (145), y E07011789 03-11-2011   en el que el duodécimo bloque parcial (145) es diagonal con el sexto bloque parcial (133) bloque a bloque, y las matrices de identidad se disponen en bloques correspondientes al duodécimo bloque parcial. 8. El método de la reivindicación 7, en el que detectar el vector de información descodificando la señal de recepción utilizando la segunda matriz de comprobación de paridad, comprende: determinar un esquema de desentrelazado y un esquema de entrelazado de acuerdo con la segunda matriz de comprobación de paridad; detectar valores de probabilidad de la señal de recepción; generar una primera señal restando una señal generada en un proceso de descodificación previo, respecto de los valores de probabilidad de la señal de recepción; desentrelazar la primera señal utilizando el esquema de desentrelazado; detectar valores de probabilidad a partir de la señal desentrelazada; generar una segunda señal restando la señal desentrelazada respecto de los valores de probabilidad de la señal desentrelazada; y entrelazar la segunda señal utilizando el esquema de entrelazado y descodificar de manera iterativa la señal entrelazada. 9. Un aparato para descodificar una señal de recepción para un aparato de recepción de señal, comprendiendo el aparato: un descodificador para detectar un vector de información descodificando una señal de recepción utilizando una segunda matriz de comprobación de paridad cuando una tasa de codificación de transmisión en el aparato de transmisión de señal es una segunda tasa de codificación, siendo la segunda tasa de codificación menor que una primera tasa de codificación de una primera matriz de comprobación de paridad, y para detectar el vector de información descodificando una señal de recepción utilizando solamente la primera matriz de comprobación de paridad cuando la tasa de codificación de transmisión es la primera tasa de codificación, y para generar una señal codificada insertando cero en una posición predeterminada de una señal de recepción cuando la tasa de codificación de transmisión es una tercera tasa de codificación, siendo la tercera tasa de codificación mayor que la primera tasa de codificación, y detectar el vector de información descodificando la señal descodificada utilizando una segunda matriz de comprobación de paridad, en el que la segunda matriz de comprobación de paridad es generada utilizando la primera matriz de comprobación de paridad, la primera matriz de comprobación de paridad incluye una serie de bloques, los bloques de la serie de bloques son clasificados en bloques correspondientes a una primera parte de información correspondiente al vector de información, bloques correspondientes a una primera parte de paridad correspondiente al primer vector de paridad, y bloques correspondientes a una segunda parte de paridad correspondiente al segundo vector de paridad, en el que los bloques clasificados como la primera parte de información son clasificados en bloques correspondientes a un primer bloque parcial (111) y bloques correspondientes a un segundo bloque parcial (113), los bloques clasificados como la primera parte de paridad son clasificados en bloques correspondientes a un tercer bloque parcial (121) y bloques correspondientes a un cuarto bloque parcial (123), y los bloques clasificados como la segunda parte de paridad son clasificados en bloques correspondientes a un quinto bloque parcial (131) y bloques correspondientes a un sexto bloque parcial (133), en el que la segunda matriz de comprobación de paridad incluye la primera matriz de comprobación de paridad y bloques correspondientes a una segunda parte de información correspondiente al vector de información, una tercera parte de paridad correspondiente al primer vector de paridad, una cuarta parte de paridad correspondiente al segundo vector de paridad y una quinta parte de paridad correspondiente al tercer vector de paridad, los bloques clasificados como la parte de información son clasificados en bloques correspondientes a un séptimo bloque parcial (115), los bloques clasificados como la tercera parte de 21 E07011789 03-11-2011   paridad son clasificados en bloques correspondientes a un octavo bloque parcial (125), los bloques clasificados como la cuarta parte de paridad son clasificados en bloques correspondientes a un noveno bloque parcial (135), los bloques clasificados como la quinta parte de paridad son clasificados en bloques correspondientes a un décimo bloque parcial (141), bloques correspondientes a un undécimo bloque parcial (143) y bloques correspondientes a un duodécimo bloque parcial (145), y en el que el duodécimo bloque parcial (145) es diagonal con el sexto bloque parcial (133) bloque a bloque, y las matrices de identidad se disponen en bloques correspondientes al duodécimo bloque parcial. 10. El aparato de la reivindicación 9, en el que el descodificador comprende: un descodificador de nodos variables para conectar nodos variables de acuerdo con un peso de cada columna de la segunda matriz de comprobación de paridad, de acuerdo con una señal de control predeterminada, y detectar valores de probabilidad de una señal de recepción; un primer sumador para restar una señal generada en un proceso de descodificación previo, respecto de una señal entregada desde el descodificador de nodos variables en un proceso de descodificación actual; un desentrelazador para desentrelazar una señal entregada desde el primer sumador, utilizando un esquema de desentrelazado establecido de acuerdo con la segunda matriz comprobación de paridad; un descodificador de nodos de comprobación para conectar nodos de comprobación de acuerdo con un peso de cada fila de la segunda matriz de comprobación de paridad, y detectar valores de probabilidad de una señal entregada desde el desentrelazador de acuerdo con una señal de control predeterminada; un segundo sumador para restar una señal entregada desde el desentrelazador, respecto de una señal entregada desde el descodificador de nodos de comprobación; un entrelazador para entrelazar una señal entregada desde el segundo sumador utilizando un esquema de entrelazado establecido de acuerdo con la segunda matriz de comprobación de paridad, y entregar la señal entrelazada al descodificador de nodos variables y al primer sumador; y un controlador para determinar el esquema de desentrelazado y el esquema de entrelazado, de acuerdo con la segunda matriz de comprobación de paridad. 22 E07011789 03-11-2011   23 E07011789 03-11-2011   24 E07011789 03-11-2011   E07011789 03-11-2011   26 E07011789 03-11-2011   27 E07011789 03-11-2011   28 E07011789 03-11-2011   29 E07011789 03-11-2011   E07011789 03-11-2011   31 E07011789 03-11-2011   32 E07011789 03-11-2011   33 E07011789 03-11-2011   34 E07011789 03-11-2011   E07011789 03-11-2011   36 E07011789 03-11-2011   37 E07011789 03-11-2011   38 E07011789 03-11-2011   39 E07011789 03-11-2011   E07011789 03-11-2011   41 E07011789 03-11-2011   42 E07011789 03-11-2011   43 E07011789 03-11-2011   44 E07011789 03-11-2011   E07011789 03-11-2011   46 E07011789 03-11-2011   47 E07011789 03-11-2011   48 E07011789 03-11-2011

 

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