Entrelazador de bits para un sistema BICM con códigos de tipo QC LDPC.

Un método de entrelazado de bits para el entrelazado de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee Q×Q matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, comprendiendo el método de entrelazado de bits:

una etapa de permutación del bloque cíclico de aplicación de un proceso de permutación del bloque cíclico a la palabra de código compuesta de N bloques cíclicos consistente cada uno en Q bits del bloque cíclico, de modo que redispongan los N bloques cíclicos de acuerdo con una regla de permutación del bloque cíclico que define una reordenación de los N bloques cíclicos;

una etapa de permutación de bits de aplicación de un proceso de permutación de bits a la palabra de código, de modo que redispongan los bits de la palabra de código, después del proceso de permutación del bloque cíclico; y

una etapa de división para la división de la palabra de código, después del proceso de permutación de bits, en una pluralidad de palabras de constelación, estando compuesta cada una de las palabras de constelación por M bits, en donde

F es un divisor de M y Q,

N no es un múltiplo de M/F,

N' es igual a

(M/F)×suelo(N/(M/F)),

después del proceso de permutación del bloque cíclico, se selecciona un subconjunto de N' bloques cíclicos de entre los N bloques cíclicos de la palabra de código y se divide en F×N'/M secciones, consistiendo cada una de las secciones en M/F bloques cíclicos diferentes,

los (N-N') bloques cíclicos no incluidos en el subconjunto seleccionado de N' bloques cíclicos se excluyen del proceso de permutación de bits e incluyen una sección de paridad de la palabra de código, y

en la etapa de permutación de bits, para cada sección, el proceso de permutación de bits se aplica a los Q×(M/F) bits de una sección dada de modo que M bits, que incluyen F bits de bloques cíclicos de cada uno de los M/F bloques cíclicos diferentes, se asignan a una de las Q/F palabras de constelación asociadas a la sección dada.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/JP2012/003264.

Solicitante: PANASONIC CORPORATION.

Nacionalidad solicitante: Japón.

Dirección: 1006, Oaza Kadoma Kadoma-shiOsaka 571-8501 JAPON.

Inventor/es: PETROV,MIHAIL.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Codificación, decodificación o conversión de código... > H03M13/11 (usando bits de paridad múltiple)
  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Codificación, decodificación o conversión de código... > H03M13/29 (combinando dos o más códigos o estructuras de códigos, p. ej. códigos de productos, códigos de producto generalizados, códigos concatenados, códigos internos y externos)
  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Codificación, decodificación o conversión de código... > H03M13/27 (usando técnicas de entrelazado)
  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Codificación, decodificación o conversión de código... > H03M13/25 (Detección de errores o corrección de errores transmitidos por codificación espacial de la señal, es decir, añadiendo redundancia en la constelación de la señal, p. ej. modulación codificada de Trellis [TCM])
  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Codificación, decodificación o conversión de código... > H03M13/35 (Protección desigual o adaptativa contra los errores, p. ej. proporcionando un nivel diferente de protección según la importancia de la información de origen o adaptando la codificación según la variación de las características del canal de transmisión)

PDF original: ES-2549656_T3.pdf

 

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Fragmento de la descripción:

Entrelazador de bits para un sistema BICM con códigos de tipo QC LDPC

La presente divulgación se refiere al campo de las comunicaciones digitales, y más específicamente a un entrelazador de bits para un sistema de codificación y modulación de entrelazado de bits con códigos cuasi cíclicos de comprobación de paridad de baja densidad.

En los últimos años, los sistemas de codificación y modulación de entrelazado de bits (de aquí en adelante, BICM), se han usado en el campo de las comunicaciones digitales (véase, por ejemplo, la norma DVB-T2 ETSI EN 302 755 V1.2.1).

Los sistemas BICM Incorporan generalmente las siguientes tres etapas.

(1) La codificación de bloques de datos en palabras de código que usan, por ejemplo, códigos cuasi cíclicos de comprobación de paridad de baja densidad (de aquí en adelante, QC LDPC) o similares.

(2) La realización del entrelazado de bits en los bits de cada palabra de código.

(3) División de cada palabra de código con entrelazado de bits en una constelación de palabras que tienen un cierto número de constelaciones de bits, y el mapeado de las palabras de la constelación a constelaciones.

Normalmente, es deseable una eficiencia en el entrelazado aplicado a las palabras de código de los códigos cuasi cíclicos de comprobación de paridad de baja densidad.

El artículo "Macro Interleaver Design for Bit Interleaved Coded Modulation with Low-Density Parity-Check Codes" por Frank Klenle y Norbert when (Vehicular Technology Conference, 2008. VTC Spring 2008. IEEE, Piscataway, NJ, Estados Unidos) desvela un entrelazador diseñado para la modulación de códigos de bits entrelazados con códigos de comprobación de paridad de baja densidad.

El artículo "Performance of belief propagation coded modulation with iterative decoding" por Hua Rui, XiaoFei Zhang, y DaZhuan Xu (International Conference on Communications, Circuits and Systems, ICCCAS 2004, Chengdu, China 27-29 de junio de 2004, IEEE, Piscataway, NJ, Estados Unidos) se refiere a una modulación de códigos de entrelazado de bits con decodificación iterativa para transmisiones con eficiencia en ancho de banda a través de atenuación de Rayleigh del canal y desvela un esquema iterativo concatenado en serie (BPCM-ID) que combina códigos de comprobación de paridad de baja densidad (LDPC) con modulación de múltiple nivel.

La presente divulgación está dirigida a proporcionar un método de entrelazado de bits que permita que se aplique un entrelazado eficiente a las palabras de código de los códigos cuasi cíclicos de comprobación de paridad de baja densidad, así como a un entrelazador de bits correspondiente, un método de decodificación y un decodificador.

Esto se consigue mediante las características de las reivindicaciones independientes.

El método de entrelazado de bits de la presente invención permite que se aplique un entrelazado efectivo a las palabras de códigos de los códigos cuasi cíclicos de comprobación de paridad de baja densidad.

[Breve descripción de los dibujos]

La Fig. 1 es un diagrama de bloques que muestra la configuración de un transmisor que incluye un codificador BICM típico.

La Fig. 2 ¡lustra un ejemplo de una matriz de comprobación de paridad para códigos cuasi cíclicos de comprobación de paridad de baja densidad que tengan una tasa decodificación de 1/2.

La Fig. 3 ilustra un ejemplo de una matriz de comprobación de paridad para códigos cuasi cíclicos de comprobación de paridad de baja densidad de acumulación repetitiva que tengan una tasa de codificación de

2/3.

La Fig. 4 ¡lustra una matriz de comprobación de paridad para los códigos cuasi cíclicos de comprobación de paridad de baja densidad de acumulación repetitiva de la Fig. 3 después de una permutación de filas.

La Fig. 5 ¡lustra una matriz de comprobación de paridad para los códigos cuasi cíclicos de comprobación de paridad de baja densidad de acumulación repetitiva de la Fig. 3 después de una permutación de filas y una permutación de paridad.

La Fig. 6 describe niveles de robustez diferentes de los bits codificados en ocho símbolos PAM.

La Fig. 7 es un diagrama de bloques que muestra la configuración de un entrelazador de bits típico en el que el factor cíclico Q es 8, el número de bloques cíclicos por palabra de código de comprobación de paridad de baja densidad N es 12 y el número de bits por constelación M es 4.

La Fig. 8A es un diagrama de bloques que muestra la configuración de un modulador DVB-T2 usado en la norma DVB-T2, y la Fig. 8B es un diagrama de bloques que muestra la configuración de un codificador BICM para el

modulador DVB-T2 de la Fig. 8A.

la Fig. 9A ¡lustra un proceso de escritura para los bits de una palabra de código de 16K (es decir, un código LDPC en el que la longitud de la palabra de código LDPC es de 16200 bits) tal como se realiza por un entrelazador de columna-fila que tenga doce columnas, y la Fig. 9B ¡lustra un proceso de lectura para los bits de la palabra de código escrita en la forma indicada por la Fig. 9A tal como se ha realizado por el entrelazador de columna-fila.

La Fig. 10A ¡lustra un proceso de escritura para los bits de una palabra de código de 16K tal como se realiza por un entrelazador de columna-fila que tenga ocho columnas, y la Fig. 10B ¡lustra un proceso de lectura para los bits de la palabra de código escritos en la manera Indicada por la Fig. 10A tal como se ha realizado por el entrelazador de columna-fila.

La Fig. 11 es un diagrama de bloques que muestra la configuración de un demultlplexor de bits-a-célula usado para códigos de 16K 16-QAM en la norma DVB-T2.

La Fig. 12 es un diagrama de bloques que muestra la configuración de un demultlplexor de bits-a-célula usado para códigos de 16K64-QAM en la norma DVB-T2.

La Fig. 13 es un diagrama de bloques que muestra la configuración de un demultlplexor de bits-a-célula usado para códigos de 16K256-QAM en la norma DVB-T2.

La Fig. 14 ¡lustra un problema que ocurre para los códigos de 16K con un entrelazador de bits DVB-T2 de ocho columnas.

La Fig. 15 ¡lustra un problema que ocurre para los códigos de 16K con un entrelazador de bits DVB-T2 de doce columnas.

La Fig. 16 ¡lustra un problema que ocurre para los códigos de 16K con un entrelazador de bits DVB-T2 de ocho columnas cuando se aplica giro de columna.

La Fig. 17 ¡lustra un problema que ocurre para los códigos de 16K con un entrelazador de bits DVB-T2 de doce columnas cuando se aplica giro de columna.

Las Figs. 18A y 18B ¡lustran respectivamente una primera y segunda condición descubierta por los presentes inventores que permite que se proporcione un entrelazador extremadamente efectivo.

La Fig. 19 ilustra una función de mapeado por un entrelazador que pertenece a una realización.

La Fig. 20 es un diagrama de bloques que muestra la configuración de un entrelazador.

La Fig. 21A es un diagrama de bloques que muestra la configuración de un permutador de sección que realiza la permutación de la sección ¡lustrada en la Fig. 20, y la Fig. 21B ¡lustra una función de mapeado del permutador de sección mostrado en la Fig. 21A.

La Fig. 22A es un diagrama de bloques que muestra una configuración alternativa de un permutador de sección que realiza la permutación de sección ¡lustrada en la Fig. 20, y la Fig. 22B ilustra una función de mapeado del permutador de sección mostrado en la Fig. 22A.

La Fig. 23 es un diagrama de bloques que muestra la configuración de un entrelazador.

La Fig. 24 es un diagrama de bloques que muestra la configuración del entrelazador de bits mostrado en la Fig. 23.

La Fig. 25 es un diagrama... [Seguir leyendo]

 


Reivindicaciones:

1. Un método de entrelazado de bits para el entrelazado de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee QxQ matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, comprendiendo el método de entrelazado de bits:

una etapa de permutación del bloque cíclico de aplicación de un proceso de permutación del bloque cíclico a la palabra de código compuesta de N bloques cíclicos consistente cada uno en Q bits del bloque cíclico, de modo que redispongan los N bloques cíclicos de acuerdo con una regla de permutación del bloque cíclico que define una reordenación de los N bloques cíclicos;

una etapa de permutación de bits de aplicación de un proceso de permutación de bits a la palabra de código, de modo que redispongan los bits de la palabra de código, después del proceso de permutación del bloque cíclico; y una etapa de división para la división de la palabra de código, después del proceso de permutación de bits, en una pluralidad de palabras de constelación, estando compuesta cada una de las palabras de constelación por M bits, en donde F es un divisor de M y Q,

N no es un múltiplo de M/F,

N es Igual a (M/F)xsuelo(N/(M/F)),

después del proceso de permutación del bloque cíclico, se selecciona un subconjunto de N bloques cíclicos de entre los N bloques cíclicos de la palabra de código y se divide en FXN/M secciones, consistiendo cada una de las secciones en M/F bloques cíclicos diferentes,

los (N-N) bloques cíclicos no incluidos en el subconjunto seleccionado de N bloques cíclicos se excluyen del proceso de permutación de bits e incluyen una sección de paridad de la palabra de código, y

en la etapa de permutación de bits, para cada sección, el proceso de permutación de bits se aplica a los QX(M/F) bits de una sección dada de modo que M bits, que incluyen F bits de bloques cíclicos de cada uno de los M/F bloques cíclicos diferentes, se asignan a una de las Q/F palabras de constelación asociadas a la sección dada.

2. Un entrelazador de bits (2520, 2520A) para el entrelazado de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, incluyendo codificación QC LDPC de acumulación repetitiva, comprendiendo el entrelazador de bits:

una unidad de permutación del bloque cíclico para la aplicación de un proceso de permutación del bloque cíclico a la palabra de código compuesta de N bloques cíclicos consistente cada uno en Q bits del bloque cíclico, de modo que redispongan los N bloques cíclicos de acuerdo con una regla de permutación del bloque cíclico que define una reordenación de los N bloques cíclicos; y

una unidad de permutación de bits (2010A) para la aplicación de un proceso de permutación de bits a la palabra de código, después del proceso de permutación, de modo que redisponga los bits de la palabra de código, y produce la salida de la palabra de código, después del proceso de permutación de bits para la división en una pluralidad de palabras de constelación, estando compuesta cada una de las palabras de constelación por M bits, en donde

F es un divisor de M y Q,

N no es un múltiplo de M/F,

N es igual a (M/F)xsuelo(N/(M/F)),

después del proceso de permutación del bloque cíclico, se selecciona un subconjunto de N bloques cíclicos de entre los N bloques cíclicos de la palabra de código y se divide en FxN/M secciones, consistiendo cada una de las secciones en M/F bloques cíclicos diferentes,

los (N-N) bloques cíclicos no incluidos en el subconjunto seleccionado de N bloques cíclicos se excluyen del proceso de permutación de bits e incluyen una sección de paridad de la palabra de código, y la unidad de permutación de bits aplica el proceso de permutación de bits, para cada sección, a los Qx(M/F) bits de una sección dada de modo que M bits, que incluyen F bits de bloques cíclicos de cada uno de los M/F bloques cíclicos diferentes, se asignan a una de las Q/F palabras de constelación asociadas a la sección dada.

3. Un método para la recepción de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee QxQ matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, estando compuesta la palabra de código de N bloques cíclicos consistente cada uno en Q bits de bloque cíclico, comprendiendo dicho método:

una etapa de demodulación de generación de una señal demodulada por la demodulación de una señal transmitida mediante la modulación de una pluralidad de bits asignados a cada una de una pluralidad de palabras de constelación que usen el método de entrelazado de bits según la reivindicación 1; una etapa de decodificación para la realización, sobre la señal demodulada, de un proceso de revisión que cancele el proceso de permutación de bits según la reivindicación 1 y el proceso de permutación del bloque cíclico según la reivindicación 1, y un proceso de decodificación LDPC, generando así los datos originales de acuerdo con la codificación QC LDPC.

4. Un aparato para la recepción (2700, 2700A, 2800, 2800A) de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee QxQ matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, estando compuesta la palabra de código de N bloques cíclicos consistente cada uno en Q bits de bloque cíclico, comprendiendo dicho aparato:

una unidad de demodulación (2710) para la generación de una señal demodulada mediante la demodulación de una señal transmitida mediante la modulación de una pluralidad de bits asignados a cada una de una pluralidad de palabras de constelación que usen el entrelazador de bits según la reivindicación 2; y una unidad de decodificación (2720, 2730, 2730A, 2740) para la realización, sobre la señal demodulada, de un 10 proceso de revisión que cancele el proceso de permutación de bits del entrelazador de bits de la reivindicación 2 y el proceso de permutación del bloque cíclico del entrelazador de bits de la reivindicación 2, y un proceso de decodificación LDPC, generando así los datos originales de acuerdo con la codificación QC LDPC.