Dispositivo para la detección Hardware de extremos locales en una imagen.

Dispositivo y método para la detección hardware de extremos locales en una imagen que comprende una pluralidad de celdas elementales

(0) de procesamiento de señal mixta interconectadas entre sí localmente, y que comprende en cada celda un primer interruptor (1) configurado para habilitar la precarga de un condensador (4) a la tensión de alimentación; y donde una vez precargado dicho condensador (4) éste se descarga a través de un segundo interruptor (2) conectado con una fuente de corriente (3) que varía de manera monótona creciente con la tensión analógica que representa el valor del pixel considerado; y donde el valor del píxel se compara de manera asíncrona con los píxeles vecinos de las celdas vecinas a través de dos inversores (5, 6), una puerta digital NOR (7), una puerta digital NAND (8), un tercer y cuarto interruptor (9, 10) y un elemento de memoria (11) para almacenar el resultado.

Tipo: Patente de Invención. Resumen de patente/invención. Número de Solicitud: P201201011.

Solicitante: UNIVERSIDAD DE SEVILLA.

Nacionalidad solicitante: España.

Inventor/es: RODRIGUEZ VAZQUEZ,ANGEL, CARMONA GALÁN,Ricardo, FERNÁNDEZ BERNI,Jorge.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > TECNICA DE IMPULSO (medida de las características... > H03K19/00 (Circuitos lógicos, es decir, teniendo al menos dos entradas que actúan sobre una salida (circuitos para sistemas de computadores que utilizan la lógica difusa G06N 7/02 ); Circuitos de inversión)
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Dispositivo para la detección Hardware de extremos locales en una imagen.

Fragmento de la descripción:

El objeto de la presente invención es un dispositivo hardware que permita la detección de máximos y mínimos locales en el tratamiento de una imagen. El hardware objeto de esta invención se enmarca dentro de los, así denominados, circuitos Winner-Take-AII (WTA) o Loser-Take-AII (LTA). El área científico-técnica de la invención es la de tecnologías físicas, concretamente microelectrónica. Su marco de aplicación general sería el de dispositivos electrónicos de muy bajo consumo de potencia diseñados para llevar a cabo tareas de visión artificial, es decir, captura de imágenes, análisis de las mismas y actuación en caso de que los resultados de dicho análisis así lo requieran. Como aplicaciones específicas de estos dispositivos se podrían proponer a su vez numerosos ejemplos: monitorización de procesos industriales, monitorización de espacios naturales, vigilancia automatizada de lugares públicos, robótica, o ayuda a la navegación aérea no tripulada entre otros.

Antecedentes de la invención

Las funcionalidades ¡mplementadas por esta invención - detección de máximos y mínimos locales en una imagen - pueden ser llevadas a cabo de diferentes maneras. Una opción es mediante sistemas digitales de cómputo de propósito general. Estos sistemas pueden ser programados para procesar imágenes, obteniendo un resultado similar al del hardware propuesto en este documento. A modo de ejemplo, un escenario típico sería el desarrollo de software para análisis de imágenes sobre un PC. Este software ejecutaría una serie de instrucciones haciendo uso del correspondiente microprocesador hasta conseguir el resultado deseado. La principal ventaja de este enfoque es la flexibilidad para abordar cualquier tipo

de tarea gracias al carácter generalista del hardware subyacente. Sin embargo, esta ventaja se torna en inconveniente cuando las especificaciones de una aplicación concreta exigen sólo un conjunto restringido de las funcionalidades proporcionadas por este tipo de sistemas 5 pero con un consumo de potencia mucho menor y niveles de rendimiento, en el sentido del número de operaciones por segundo, similares, o incluso superiores. La naturaleza no específica del hardware es precisamente lo que impide en la mayoría de las ocasiones cumplir dichos requerimientos. Es posible sin embargo encontrar numerosas alternativas desde el punto de 10 vista puramente digital donde el hardware puede ser progresivamente ajustado para conseguir mejores parámetros de rendimiento. Así, nos podríamos plantear la utilización de procesadores digitales de señal optimizados para la ejecución de determinadas operaciones muy útiles para el procesado de imágenes, como por ejemplo la convolución. Otra opción 15 sería la implementación de primitivas de procesamiento en circuitos integrados reconfigurables como FPGAs (Field-Programmable Gate Arrays) o CPLDs (Complex Programmable Logic Devices). En última instancia, se podría diseñar circuitería digital específica para una determinada aplicación e integrarla en un chip, pudiéndose alcanzar así las mayores cotas de 20 rendimiento y de eficiencia energética.

La presente invención queda fuera del marco de implementación exclusivamente digital que acaba de ser descrito y por tanto difiere en esencia de cualquier metodología basada en él. La diferencia fundamental 25 radica en que, aunque la base en nuestro caso es también el diseño de hardware específico para su integración en un chip, este hardware hace uso de circuitería de señal mixta, manejando señales tanto analógicas como digitales. Esta característica permite explotar al máximo la física de los transistores a la hora de procesar las señales eléctricas que representan los 30 valores de los pixeles de una imagen, posibilitando la consecución de mejores cifras de rendimiento y consumo de potencia que una implementación digital equivalente. Se pueden encontrar numerosos

ejemplos reportados en la literatura de circuitería de señal mixta para procesamiento de imágenes [C. N. Stevenson, R. M. Lesperance, F. J. Schauerte, y J. R. Troxell, Image sensor method and apparatus having hardware implemented edge detection processing, Patente US 2003/0108221 A1, 12/06/2003; J. Dubois, D. Ginhac, M. Paindavoine, y B. Heyrman, A 10000 FPS CMOS sensor with massively parallel image Processing, IEEE J. Solid-State Circuits, vol. 43, no. 3, pp. 706-717, 2008; P. Dudek, SCAMP-3: A visión chip with SIMD current-mode analogue processor array, Focal-plane Sensor-Processor Chips, publicado por Springer, 2011; J. Fernández Bemi, R. Carmona Galán y Luis Carranza González, FLIP-Q: A QCIF resolution focal-plane array for low-power image Processing,IEEE J. Solid-State Circuits, vol. 46, no. 3, pp. 669-680, 2011].

Los ejemplos anteriores están basados en la arquitectura de procesamiento descrita en [Á. Rodríguez Vázquez, S. Espejo Meana y R. Domínguez Castro, Programmable mixed-signal integrated Circuit architecture for the production of autonomous visión systems in a single chip and/or pre- processing of images in higher-level systems, Patente EP 1 580 814 (Al), 28/09/2005]. Esta arquitectura se caracteriza por una agrupación bidimensional de procesadores elementales interconectados que trabajan de manera concurrente y conjunta para implementar una determinada operación sobre una imagen.

La presente invención también se apoya en esta estructura hardware de procesamiento, al igual que otras implementaciones [B. Amir y H. Saied, Full CMOS min-sum analog iterative decoders, Patente US2005240647 (A1); L.A. Sánchez-Gaspariano, A. Díaz-Sánchez, G. Saldaña-González, High-precision current-based CMOS WTA/LTA filters, Int. Conference on Electronics, Communications and Computers, 2007; M. Rahman, K. Baishnab, and F. Talukdar, A high speed and high resolution VLSI winner- take-all Circuit for neural networks and fuzzy systems, Int. Symp. on Signáis, Circuits and Systems, 2009; M. T. Moro-Frías, D.and Sanz-Pascual and C. A.

de la Cruz Blas, A novel current-mode winner-take-all topology, European Conf. on Circuit Theory and Design, 2011, pp. 134-137; B. Tomatsopoulos and A. Demosthenous, Low power, low complexity CMOS multiple-input replicating current comparators and WTA/LTA circuits, European Conf. on 5 Circuit Theory and Design, 2005, pp. 241-244; H. Hung-Yi, T. Kea-Tiong, T. Zen-Huan, and C. Hsin, A low-power, high-resolution WTA utilizing translinear-loop pre-amplifíer, Int. Conf. on Neural Networks, 2010; R. Dlugosz and T. Talaska, A low power current-mode binary-tree WTA/LTA Circuit for Kohonen neural networks, Int. Conf. on Mixed Design of Integrated 10 Circuits and Systems, 2009, pp. 201-204] con la misma funcionalidad pero cuya circuitería de señal mixta es diferente a la propuesta en esta memoria. Precisamente esta circuitería original permite conseguir un consumo de potencia mucho menor que cualquier otro hardware reportado previamente.

El hardware objeto de esta invención se enmarca dentro de los, así denominados, circuitos Winner-Take-AII (WTA) o Loser-Take-AII (LTA). Estos circuitos permiten evaluar el valor más alto - WTA - y más bajo - LTA

- entre un conjunto de señales de entrada. Dichas señales pueden estar representadas tanto por voltajes como por intensidades. En particular,

cuando se aplican al procesado de imágenes, los bloques hardware WTA y LTA habilitan la detección de los extremos locales de una imagen, es decir, aquellos pixeles cuyos valores son los más altos - máximo - o los más bajos

- mínimo - con respecto a sus ocho pixeles vecinos.

P201030867-137]. En este enfoque, la operación está apoyada en un

conjunto de celdas de procesamiento similares, dirigida cada una de ellas por la correspondiente señal de entrada a procesar. Estas celdas se interconectan mediante una fuente...

 


Reivindicaciones:

1.- Dispositivo para la detección hardware de extremos locales en una imagen que comprende una pluralidad de celdas elementales (0) de procesamiento de señal mixta interconectadas entre sí localmente, de tal forma que cada celda está solamente interconectada con sus ocho celdas vecinas, no habiendo interacción directa más allá de esa periferia, y que se caracteriza porque cada celda comprende al menos:

a) un primer interruptor (1) configurado para habilitar la precarga de un condensador (4) a la tensión de alimentación

b) un condensador (4) precargado, que se descarga a través de un segundo interruptor (2) conectado con una fuente de corriente (3) que varía de manera monótona creciente con la tensión analógica que representa el valor del pixel considerado

c) pixel cuyo valor se compara de manera asincrona con los píxeles vecinos de las celdas vecinas a través de dos inversores (5,6), que provocan un cambio en la señal de salida del segundo inversor (6) conectada a la entrada de las correspondientes puertas digitales ÑOR (7) y NAND (8) de sus celdas vecinas y a la entrada de un elemento de memoria (11), justo en el instante de tiempo en que la descarga del condensador (4) hace que su tensión cruce la tensión umbral de entrada del primer inversor (5)

d) una puerta digital ÑOR (7), que habilita mediante la activación de su interruptor a la salida (9) la determinación de si su valor de pixel asociado constituye un mínimo local y donde la salida de la puerta ÑOR (7) debe estar conectada a la entrada de reloj del elemento de memoria (11) mediante la activación del interruptor (9) para llevar a cabo la determinación de si su valor de pixel asociado constituye un mínimo local

e) una puerta digital NAND (8), que habilita mediante la activación de su interruptor a la salida (10) la determinación de si su valor de pixel asociado constituye un máximo local y donde la salida de la puerta NAND (8) debe estar conectada a la entrada de reloj del elemento de memoria (11) mediante la activación del interruptor (10) para llevar a cabo la determinación de si su valor de pixel asociado constituye un máximo local

f) un tercer y cuarto interruptor (9,10)

g) un elemento de memoria (11) para almacenar el resultado.

2.- Método para la detección hardware de extremos locales en una imagen que comprende una pluralidad de celdas elementales (0) de procesamiento de señal mixta interconectadas entre sí localmente, de tal forma que cada celda está solamente interconectada con sus ocho celdas vecinas, no habiendo interacción directa más allá de esa periferia, implementado en un dispositivo de acuerdo con la reivindicación 1 y que se caracteriza porque comprende:

a) una etapa de precarga de un condensador (4) y posterior descarga mediante una fuente de corriente (3) dependiente del voltaje que representa al pixel considerado

b) una segunda etapa donde dicha descarga se compara constantemente con la que se produce en los pixeles vecinos a través de puertas lógicas digitales, una ÑOR (7) para el cálculo de los mínimos, y una NAND (8) para el cálculo de los máximo; y donde el resultado de dicha comparación se almacena en un elemento de memoria (11) cuya salida digital se interpretará adecuadamente en función del tipo de extremo a detectar.