Inventos patentados en España.

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Inventos patentados en España en los últimos 80 años. Clasificación Internacional de Patentes CIP 2013.

CIRCUITO REGULADOR DE AMPLITUD DE UN SOLO BIT.

Patente de Invención. Resumen:

Circuito regulador de amplitud de un solo bit.Para regular la amplitud de una señal digital salida de un convertidor A/D de un esquema de modulación {dl}{sg} que tiene una resolución de N bits con un valor de regulación de amplitud que tiene M dígitos, dado que se debe realizar multiplicaciones de NxM bits, un multiplicador se incrementa en escala, y requiere un número de elementos de circuito y una zona de montaje grande. Una señal de entrada

(X) de un modulador {dl}{sg}(2a), representada por una señal de un bit y que sigue siendo la señal de un bit, es multiplicada por un valor de regulación de amplitud de 11 dígitos salido de un registro de valor de regulación de amplitud (2d) por un multiplicador de un solo bit (2c) para regular su amplitud. Así, la amplitud puede ser regulada sin realizar multiplicaciones de una señal de 16 bits (N-bits) o multi-bit con un valor de regulación de amplitud de 11 dígitos (M dígitos) (16x11) como antes. Como resultado, es posible reducir el número de elementos de circuito que incluyen el multiplicador (2c) para reducir la escala de circuito del circuito regulador de amplitud por un factor de N.

Solicitante: OSAKI ELECTRIC CO., LTD.

Nacionalidad solicitante: Japón.

Dirección: 2-7 HIGASHI-GOTANDA 2-CHOME SHINAGAWA-KU-TOKYO 141-8646 JAPON.

Inventor/es: OHHIRA,TAKEO, AIKYO,YASUAKI, KAWASHIMA,NAOTO, GO,KAZUNORI.

Fecha de Solicitud: 9 de Julio de 2008.

Fecha de Publicación de la Concesión: 3 de Mayo de 2011.

Fecha de Concesión: 18 de Abril de 2011.

Clasificación Internacional de Patentes: H03M3/02 (.Modulación delta, es decir modulación diferencial con un bit [4]).

Clasificación PCT: H03M3/02 (.Modulación delta, es decir modulación diferencial con un bit [4]).

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CIRCUITO REGULADOR DE AMPLITUD DE UN SOLO BIT.
Descripción:

Circuito regulador de amplitud de un solo bit.

Antecedentes de la invención

Campo de la invención

La presente invención se refiere a un circuito regulador de amplitud de un solo bit para regular la amplitud de una señal representada por una entrada de señal de un bit de un modulador ΔΣ o análogos mediante procesado operativo de un solo bit.

Descripción de la técnica relacionada

Un convertidor A/D (analógico a digital) de un esquema de modulación ΔΣ envía un valor digital que representa la relación de un valor de voltaje de una señal analógica de entrada a un valor de voltaje de referencia del convertidor A/D. Consiguientemente, un valor a escala completa descrito en el funcionamiento del convertidor A/D depende del valor absoluto del voltaje de referencia. También, un valor analógico introducido en el convertidor A/D es calculado a partir de un valor digital salido del convertidor A/D y el valor a escala completa descrito en el funcionamiento del convertidor A/D. Como tal, se necesita un valor preciso a escala completa con el fin de calcular exactamente el valor analógico introducido en el convertidor A/D. Realmente, sin embargo, el valor a escala completa puede incluir errores porque las relaciones de los condensadores y análogos, que son elementos analógicos, tienen que constituir una sección integradora del convertidor A/D del esquema de modulación ΔΣ, y estos elementos analógicos tienen limitaciones en la exactitud de los valores absolutos. En consecuencia, con el fin de calcular exactamente el valor analógico introducido en el convertidor A/D, hay que conocer de antemano un valor real a escala completa, en lugar del valor a escala completa descrito en el funcionamiento del convertidor A/D, o la amplitud debe ser regulada para encaje en una escala completa definida. Convencionalmente, hay dos métodos de regular la amplitud.

Un primer método implica hacer variable un voltaje de referencia de un convertidor A/D usando un circuito analógico, y regular el voltaje de referencia de tal manera que un valor a escala completa tome un valor deseado.

Un segundo método implica multiplicar un valor digital salido de un convertidor A/D por un valor de regulación de amplitud predeterminado usando un multiplicador digital de tal manera que un valor digital salido del convertidor A/D presente una resolución deseada a un valor deseado.

La figura 1 es un diagrama de bloques que representa la configuración de un convertidor A/D 1 del esquema de modulación ΔΣ que emplea un circuito regulador de amplitud convencional para regular la amplitud de una salida usando el segundo método. Este convertidor A/D 1 incluye un modulador ΔΣ 1a, un generador de voltaje de referencia 1b, un filtro digital le, un multiplicador 1d, y un registro de valor de regulación de amplitud 1e. Una señal analógica introducida en el convertidor A/D 1 es convertida a una señal digital de un bit (una señal representada por un valor binario "+1" o "-1", que a continuación se denomina la "señal de un bit") por el modulador ΔΣ 1a con referencia a un voltaje de referencia salido del generador de voltaje de referencia 1b. La señal de un bit salida es convertida a un valor digital representado por una señal digital multi-bit (por ejemplo, 16 bits) (a continuación denominada la "señal multi-bit") por el filtro digital le según la escala completa. El valor digital de salida es multiplicado por un valor de regulación de amplitud que tiene una pluralidad de dígitos, que se pone en el registro de valor de regulación de amplitud 1e, en el multiplicador 1d, y se regula de tal manera que el valor a escala completa presente una resolución deseada a un valor deseado. Aquí, el multiplicador 1d y el registro de valor de regulación de amplitud 1e incluyen un circuito regulador de amplitud de salida del convertidor A/D 1. Dado que hay tendencia a poner menos circuitos analógicos desde el punto de vista de la reducción del costo, el segundo método se emplea principalmente como un método de regulación de amplitud en lugar del primer método que se emplea menos frecuentemente debido al uso del circuito analógico.

Se describen circuitos de proceso de un solo bit usando dicho modulador ΔΣ 1a en el documento de Patente 1 y el documento de Patente 2 siguientes:

Documento de Patente 1: JP-2001-94430-A

Documento de Patente 2: JP-2005-303944-A

El convertidor A/D del esquema de modulación ΔΣ es un medio efectivo para enviar una señal analógica de entrada como una señal digital a alta resolución. Los convertidores A/D comercialmente disponibles del esquema de modulación ΔΣ incluyen los productos que producen señales digitales representadas por 16 bits o más de 20 bits, en algunos casos, a altas resoluciones.

Para realizar una escala completa deseada mediante una regulación de la amplitud de la salida de un convertidor A/D que tiene dicha resolución, un multiplicador requerido para un circuito regulador de amplitud se determina de la siguiente manera. Por ejemplo, en la figura 1, la señal de un bit salida del modulador ΔΣ 1a es convertida a un valor digital de 16 bits por el filtro digital 1e. Cuando la amplitud de esta salida es regulada de manera que se incremente un factor de cero a dos, es decir, en 200 pasos en incrementos de 1% desde 0% a 200%, el multiplicador 1d tiene que realizar una multiplicación de 16 bits por 8 bits, donde el valor de regulación de amplitud en el registro de valor de regulación de amplitud se pone a ocho dígitos (28=256). Si la amplitud es regulada en 2000 pasos en incrementos de 0,1% para un rendimiento más alto, el multiplicador 1d tiene que realizar una multiplicación de 16 bits por 11 bits, donde el valor de regulación de amplitud en el registro de valor de regulación de amplitud 1e se pone a 11 dígitos (211=2048). Este multiplicador 1d necesita 176 (=16x11) puertas Y y 176 sumadores plenos.

Generalmente, en un convertidor A/D de la un esquema de modulación ΔΣ que tiene una resolución de N bits, cuando la amplitud es regulada con un valor de regulación de amplitud de M dígitos en el registro de valor de regulación de amplitud 1e, se requiere un multiplicador para realizar una multiplicación de N bits por M bits. En este caso, este amplificador necesita simplemente NxM puertas Y y sumadores plenos. Consiguientemente, con una resolución más alta y un valor de regulación de amplitud mayor que implican mayores valores de N y M, un multiplicador resultante tiene una mayor escala y requiere más elementos de circuito y una zona de montaje más grande.

Resumen de la invención

La presente invención se ha realizado con el fin de resolver el problema indicado anteriormente, y proporciona un circuito regulador de amplitud de un solo bit que incluye un registro de valor de regulación de amplitud que tiene un número de dígitos que representa un valor de regulación de amplitud para regular la amplitud de una señal de entrada, y un multiplicador de un solo bit para multiplicar la señal de entrada representada por una señal de un bit por el valor de regulación de amplitud salido del registro de valor de regulación de amplitud para enviar el resultado de la multiplicación en forma de una señal de un bit.

Según esta configuración, una señal de entrada de un modulador ΔΣ, representada por una señal de un bit y que sigue siendo la señal de un bit, es multiplicada por un valor de regulación de amplitud salido del registro de valor de regulación de amplitud por el multiplicador de un solo bit para regular su amplitud. Así, la amplitud puede ser regulada sin realizar multiplicaciones de una señal de N bits o multi-bit con un valor de regulación de amplitud de M dígitos (NxM) como antes, haciendo así posible reducir el número de elementos de circuito que incluyen el multiplicador para reducir la escala de circuito del circuito regulador de amplitud en un factor de N.

Además, en la presente invención, el multiplicador de un solo bit incluye una pluralidad de circuitos 0 lógico exclusivo para procesar un 0 lógico exclusivo de la señal de entrada con cada dígito del valor de regulación de amplitud salido del registro de valor de regulación de amplitud, y una pluralidad de sumadores de un solo bit conectados en múltiples etapas para añadir salidas de los circuitos O lógico exclusivo, donde los sumadores de un solo bit realizan procesado de adición para una señal que se duplica en la misma etapa que el procesado de adición con una señal de un bit que se aplica con un peso predeterminado según el número de duplicaciones de la señal, sin usar una pluralidad de sumadores de un solo bit en la misma etapa, en un sumador de un solo bit en una etapa posterior.

Según esta configuración, se aplican directamente señales duplicadas en una etapa arbitraria a sumadores de un solo bit en la etapa posterior como una sola señal, y la señal es ponderada según el número de duplicaciones de la señal en los sumadores de un solo bit en la etapa posterior. Así, sin usar una pluralidad de sumadores de un solo bit en una etapa arbitraria en la que se duplica una señal, el procesado de adición de un solo bit puede ser realizado en un sumador de un solo bit en la etapa posterior de la misma manera que el procesado realizado usando la pluralidad de sumadores de un solo bit. Como resultado, es posible reducir más el número de elementos de circuito que incluyen el multiplicador 2c para reducir más la escala de circuito del circuito regulador de amplitud.

Además, en la presente invención, la señal de entrada es una señal de salida de un modulador ΔΣ para convertir una señal analógica a una señal digital de un bit mediante modulación ΔΣ.

Según esta configuración, la señal de un bit modulada ΔΣ, que sigue siendo una señal de un bit, es multiplicada por el valor de regulación de amplitud, sin ser convertida a una señal multi-bit, para regular la amplitud. Esto da lugar a la provisión de un operativo de modulación ΔΣ de un solo bit que puede regular la amplitud de una señal de un bit modulada ΔΣ.

Además, en la presente invención, la señal de entrada representa el resultado de una multiplicación de bits únicos en respectivas salidas de dos moduladores ΔΣ para convertir una señal analógica a una señal digital de un bit mediante modulación ΔΣ.

Según esta configuración, suponiendo que dos señales analógicas introducidas en los dos moduladores ΔΣ representan una corriente y un voltaje, respectivamente, se indica un valor de potencia por el resultado de una multiplicación de un solo bit de las respectivas salidas de los dos moduladores ΔΣ, de modo que una señal digital de un bit indicativa de la potencia cantidad pueda ser regulada en amplitud.

Como se ha descrito anteriormente, según la presente invención, una señal de entrada, representada por una señal de un bit, es multiplicada, mientras que sigue siendo la señal de un bit, por un valor de regulación de amplitud salido del registro de valor de regulación de amplitud por el multiplicador de un solo bit para regular su amplitud. Así, la amplitud puede ser regulada sin realizar multiplicaciones de una señal de N bits o multi-bit con un valor de regulación de amplitud de M dígitos (NxM), haciendo así posible reducir el número de elementos de circuito que incluyen el multiplicador para reducir la escala de circuito del circuito regulador de amplitud en un factor de N.

Breve descripción de los dibujos

La figura 1 es un diagrama de bloques que representa la configuración de un convertidor A/D convencional de un esquema de modulación ΔΣ.

La figura 2 es un diagrama de bloques que representa la configuración de un convertidor A/D del esquema de modulación ΔΣ que emplea un circuito regulador de amplitud de un solo bit según la mejor realización de la presente invención.

La figura 3 es un diagrama de bloques que representa con más detalle la configuración del circuito regulador de amplitud de un solo bit representado en la figura 2.

La figura 4 es un diagrama de circuito de un sumador de un solo bit representado en la figura 3 con más detalle.

La figura 5 es un diagrama para describir una adición ponderada por el sumador de un solo bit representado en la figura 3.

Y la figura 6 es un diagrama de bloques que representa la configuración de un medidor de potencia que emplea el circuito regulador de amplitud de un solo bit según la mejor amplitud de la presente invención.

Descripción detallada de la realización preferida

A continuación, se describirá un circuito regulador de amplitud de un solo bit según la mejor realización de la presente invención.

La figura 2 representa un convertidor A/D del esquema de modulación ΔΣ que emplea el circuito regulador de amplitud de un solo bit según la mejor realización.

El convertidor A/D 2 incluye un modulador ΔΣ 2a, un generador de voltaje de referencia 2b, un multiplicador de un solo bit 2c, un registro de valor de regulación de amplitud 2d, y un filtro digital 2e. Una señal analógica introducida en el convertidor A/D 2 es convertida por el modulador ΔΣ 2a a una señal de un bit X, que es una señal digital representada por un valor binario "+1" o "-1" con referencia a un voltaje de referencia salido del generador de voltaje de referencia 2b. La señal de un bit X salida del modulador ΔΣ 2a es multiplicada por un valor de regulación de amplitud (M dígitos) en el registro de valor de regulación de amplitud 2d en el multiplicador de un solo bit 2c. En esta realización, el número M de dígitos del registro de valor de regulación de amplitud 2d es 11, donde el valor de regulación de amplitud se pone a 211 en representación binaria. La señal digital salida del convertidor A/D 2 es multiplicada por 211 (=2048), y la amplitud es regulada en 2000 pasos en incrementos de 0,1%. La señal de un bit salida como resultado de la multiplicación es convertida a una señal de 16 bits o multibit según una escala completa, por el filtro digital 2e.

La figura 3 es un diagrama más detallado del circuito regulador de amplitud de un solo bit de esta realización que incluye el multiplicador de un solo bit 2c y el registro de valor de regulación de amplitud 2d representado en la figura 2.

El multiplicador de un solo bit 2c incluye 11 circuitos O negativo lógico exclusivo (EXNOR) 31a-31k, 11 sumadores de un solo bit 32a-32k, 11 circuitos de salida de valor digital 33a-33k, y un circuito de salida basculante 34. El registro de valor de regulación de amplitud 2d tiene un número de salidas digitales según el número de dígitos que representa el valor de regulación de amplitud, donde cada dígito ha sido previamente puesto al valor de "1" o "0" según el valor de regulación de amplitud representado por un valor binario. Los circuitos de salida de valor digital 33a-33k aplican una entrada de los respectivos circuitos EXNOR 31a-31k con una salida que concuerda con un valor puesto en cada dígito del registro de valor de regulación de amplitud 2d. Específicamente, los circuitos de salida de valor digital 33a-33k continúan enviando "+1", "+1",... Cuando el valor del dígito salido del registro de valor de regulación de amplitud 2d es "1", y continúan enviando alternativamente "+1" y "-1" cada Índice de tiempo (variable indicativa del tiempo) n cuando el valor del dígito salido es "0".

La otra entrada de cada uno de los circuitos EXNOR 31a-31k se aplica con una señal de un bit X salido del modulador ΔΣ 2a. Los circuitos EXNOR 31a-31k calculan un O lógico exclusivo de cada dígito salido del registro de valor de regulación de amplitud 3d salido de los circuitos de salida de valor digital 33a-33k con la señal de un bit X salida del modulador ΔΣ 2a. El resultado de esta operación es aplicado a una entrada de cada uno de los sumadores de un solo bit 32a-32k como una señal y(n).

La otra entrada del sumador de un solo bit 32a es aplicada con la salida del circuito de salida basculante 34 como una señal x(n), y la otra entrada de cada uno de los sumadores de un solo bit 32b-32k es aplicada con la salida del sumador de un solo bit 32a-32j en la etapa previa como la señal x(n) . El circuito de salida basculante 34 continúa enviando alternativamente "+1" y "-1" cada índice de tiempo n. La señal de un bit X salida del modulador ΔΣ 2a se somete a un O lógico exclusivo con cada dígito salido del registro de valor de regulación de amplitud 2d en los circuitos EXNOR 31a-31k, y los resultados de estas operaciones son añadidos en los sumadores de un solo bit 32a-32k, regulando por ello la amplitud con el valor de regulación de amplitud de M dígitos, y el resultado de una multiplicación con el valor de regulación de amplitud sale finalmente del multiplicador de un solo bit 2c como una señal de un bit. Aquí, el procesado de adición en los sumadores de un solo bit 32a-32k implica una adición ponderada, que se describe más adelante.

La figura 4 es un diagrama de circuito especifico de los sumadores de un solo bit 32a-32k representados en la figura 3. Cada uno de los sumadores de un solo bit 32a-32k incluye un circuito flip-flop D (D-FF) 43, dos circuitos O lógico exclusivo (EXOR) 41, 42, y tres circuitos Y negativo lógico (NOY) 44-46. Los sumadores de un solo bit 32a-32k añaden dos señales de un bit x(n), y(n) introducidas en ellos, y envían el resultado de adición como una señal de un bit z(n). Aquí, las señales de entrada o salida de un bit x(n), y(n), z(n) toman el valor de "+1" que corresponde a un nivel lógico alto (H) o "-1" que corresponde a un nivel lógico bajo (L).

La señal de un bit z(n) salida de cada sumador de un solo bit 32a-32k se representa por:

z(n) = {x(n-1)+y(n-1)}/2

Q(n) = Q(n-1)

cuando x(n)=y(n). Aquí, Q(n) es una variable interna que representa la etapa interna del sumador de un solo bit 32a-32k, es decir, la salida Q del circuito flip-flop D 43, y toma uno de "+1" y "-1" binarios según una variable interna Q(n-1) que aparece un índice de tiempo antes.

Por otra parte, cuando x(n)≠q(n), cada señal de un bit de salida z(n) se representa por:

z(n) = Q(n-1)

Q(n) = Q(n-1)x(-1)

Específicamente, cuando x(n)≠qy(n), la variable interna Q(n-1), un índice de tiempo antes, es enviada como la señal de salida z(n), mientras que la variable interna Q(n) es igual a la variable interna Q(n-1) un índice de tiempo antes con su signo invertido. En este caso, la señal de salida z(n) representa el valor "0" repitiendo alternativamente "+1" y "-1" cada índice de tiempo.

En esta realización, se pone un Índice de tiempo a un tiempo igual a una velocidad el doble de la frecuencia de muestreo para una señal analógica de entrada por el modulador ΔΣ 2a. Consiguientemente, para una muestra del resultado de modulación ΔΣ del modulador ΔΣ 2a, se realizan dos operaciones dentro del multiplicador de un solo bit 2c, y se realizan dos adiciones en los sumadores de un solo bit 32a-32k. Así, repitiendo alternativamente "+1" y "-1" cada Índice como se ha descrito anteriormente, el valor "0" puede ser representado para una muestra del resultado de modulación ΔΣ aunque de forma instantánea tenga un error.

La tabla 1 siguiente es una tabla de valor de verdad para dichos sumadores de un solo bit 32a-32k.

TABLA 1

A continuación se describirá el procesado de adición ponderado por los sumadores de un solo bit 32a-32k.

Convencionalmente, una suma de señales de un bit a, b, c, es decir, (a+b)+(b+c)=a+2b+c se calcula conectando tres sumadores de un solo bit idénticos 51-53 en dos etapas, como se representa en la figura 5(a) . En este caso, suponiendo a=b=c=l, por ejemplo, las adiciones normales en sumadores de un solo bit 51, 52 en la primera etapa, a+b, b+c dan lugar a a+b=2, b+c=2, pero las señales salidas en los sumadores de un solo bit 51, 52 se representan por "1" mientras que se mantiene un peso "2". Igualmente, las adiciones en un sumador de un solo bit 53 en la segunda etapa, (a+b)+(b+c) dan lugar a a+2b+c=4, pero una señal de salida en el sumador de un solo bit 53 se representa por "1" mientras que se mantiene un peso de "4".

Por otra parte, cuando se usa la adición ponderada, las adiciones duplicadas a la señal b en la primera etapa no se realizan en los sumadores de un solo bit 51, 52 en la primera etapa, sino que se da un peso según el número de duplicaciones "2" de la señal b, y la señal b es sustituida por 2b en el procesado de adición realizado por el sumador de un solo bit 53 en la segunda etapa, como se representa en la figura 5(b), con el resultado de que el sumador de un solo bit 52 se puede omitir. En consecuencia, dado que el procesado de adición en el sumador de un solo bit 53 en la figura 5(b) es reconocido como (a+b)+(b+b), la señal de salida es la misma que en la figura 5(a), es decir, a+2b+c, y se representa por "1" mientras que se mantiene un peso de "4", de modo que cada sumador representado en la figura 5(a) sea equivalente al representado en la figura 5(b). Consiguientemente, el número de sumadores de un solo bit usados se puede reducir mediante la adición ponderada usada en los sumadores de la figura 5(b).

En el multiplicador de un solo bit 2c representado en la figura 3, la salida de un circuito EXNOR 31b es ponderada por un factor de dos (x2), y posteriormente se aplica al sumador de un solo bit 32b en la segunda etapa. Por otra parte, la salida de un circuito EXNOR 31c es ponderada por un factor de cuatro (x4), y se aplica a un sumador de un solo bit 32c en la tercera etapa, e igualmente, las salidas de los circuitos EXNOR 31d-31k son ponderadas por un factor de ocho (x8) a 1024 (x1024), y se aplican a un sumador de un solo bit 32d en la cuarta etapa a un sumador de un solo bit 32k en la undécima etapa. La salida del circuito EXNOR 31a se aplica al sumador de un solo bit 32a en la primera etapa sin ser ponderada. Este sumador de un solo bit 32a evita que se ejerza influencia en el resultado de la multiplicación del bit menos significativo por el circuito EXNOR 31a con el procesado de adición realizado en él con una salida basculante del circuito de salida basculante 34 que representa el valor "0" repitiendo alternativamente "+1" y "-1" cada índice de tiempo.

A continuación se describirá la operación del circuito regulador de amplitud de un solo bit según esta realización que tiene la configuración anterior.

Aquí, 11 dígitos del valor de regulación de amplitud en el registro de valor de regulación de amplitud 2d, que se pone para regular la amplitud, se designan por KJIHGFEDCBA. Este valor de regulación de amplitud KJIHGFEDC BA se representa por un valor binario de "0" o "1", y, por lo tanto, toma valores en un rango de "00000000000" a "11111111111".

En la figura 3, del registro de valor de regulación de amplitud 2d sale el valor de regulación de amplitud KJIHG FEDCBA de 11 salidas digitales, respectivamente. Dado que la operación de un solo bit maneja una señal de un bit representada por "+1" o "-1" binarios, cada dígito salido del registro de valor de regulación de amplitud 2d es convertido al valor binario por el circuito de salida de valor digital 33a-33k. En otros términos, los circuitos de salida de valor digital 33a-33k siguen enviando "+1", "+1",... Cuando el valor del dígito salido del registro de valor de regulación de amplitud 2d es binario "1", y alternativamente envían "+1" y "-1" cada índice de tiempo cuando el dígito salido es "0" binario, este valor de regulación de amplitud convertido KJIHGFEDCBA se somete a un O lógico exclusivo con la señal de un bit X salida del modulador ΔΣ 2a, realizado por los circuitos EXNOR 31a-31k, y es multiplexado por la señal de un bit X. Como resultado de la multiplicación, las señales de un bit salidas de los circuitos EXNOR 31a-31k son A•X, B•X, C•X,..., K•X, respectivamente. Estas señales de un bit se someten a dicho procesado de adición ponderado realizado por los sumadores de un solo bit 32a-32k. Específicamente, los sumadores de un solo bit 32b-32k, que están conectados en múltiples etapas, añaden respectivos resultados de multiplicación ponderados de los circuitos EXNOR 31b-31k y los resultados de adición salidos de los sumadores de un solo bit 32b-32k en la etapa previa. Más específicamente, la señal de un bit B•X aplicada al sumador de un solo bit 3b en la segunda etapa del circuito EXNOR 31b es ponderada por un factor de dos. Entonces, el sumador de un solo bit 32b añade la señal de un bit B•X que es el resultado de adición salido del circuito EXNOR 31b, ponderado por "2", y la señal de un bit A•X que es el resultado de adición del sumador de un solo bit 32a en la etapa previa, de modo que el sumador de un solo bit 32b envía una señal de un bit (A•X+2B•X). Igualmente, la señal de un bit C•X aplicada al sumador de un solo bit 32c en la tercera etapa del circuito EXNOR 31c es ponderada por un factor de cuatro. Entonces, el sumador de un solo bit 32c añade la señal de un bit C•X que es el resultado de la multiplicación salida del circuito EXNOR 31c, ponderado por "4", y la señal de un bit (A•X+2B•X) que es el resultado de adición salido del sumador de un solo bit 32b en la etapa previa, de modo que el sumador de un solo bit 32c envía una señal de un bit (A•X+2B•X+4C•X). Se lleva a cabo un procesado de adición ponderada similar en el sumador de un solo bit 32d en la cuarta etapa al sumador de un solo bit 32k también en la undécima etapa. Como resultado del procesado de adición, el multiplicador de un solo bit 2c envía una salida de amplitud regulada que es una señal de un bit como sigue:

Salida de amplitud regulada = X * (KJIHGFEDCBA) = 1024K•X+512J•X+256I•X+128H•X+64G•X+32F•X+16E•X +8D•X+4C•X+2B•X+A•X

Una frecuencia operativa interna al multiplicador de un solo bit 2c es el doble de alta que una frecuencia operativa (frecuencia de muestreo) del modulador ΔΣ 2a como se ha descrito anteriormente, de modo que cuando los valores de regulación de amplitud KJIHGFEDCBA en el registro de valor de regulación de amplitud 2d tienen el valor "1", la amplitud es regulada de manera que sea 200% que es el doble. Cuando solamente el bit más significativo K del valor de regulación de amplitud es "1", la amplitud es regulada de manera que sea 100% que es la mitad (1/2) de la escala completa (200%). Cuando todos los valores de regulación de amplitud KJIHGFEDCBA tienen "0", la amplitud es regulada a tiempo cero, dando lugar a que la salida sea cero. Así, la regulación de amplitud es del rango de 0% a 200%, de modo que el circuito regulador de amplitud de un solo bit según esta realización, que emplea un valor de regulación de amplitud de 11 dígitos (211=2048), proporciona una resolución de aproximadamente 0,1%, previamente descrito, de la siguiente manera:

Resolución = rango de regulación de amplitud/2048 = 200%/204 8 = 0,0977%

Según tal circuito regulador de amplitud de un solo bit de esta realización, la señal de entrada X del modulador ΔΣ 2a, representada por una señal de un bit, es multiplicada por el valor de regulación de amplitud de 11 bits salido del registro de valor de regulación de amplitud 2d por el multiplicador de un solo bit 2c para regular la amplitud. Así, la amplitud puede ser regulada sin realizar una multiplicación de una señal de 16 bits o multi-bit con un valor de regulación de amplitud de 11 dígitos (16x11), que antes era necesario. Como resultado, es posible reducir el número de elementos de circuito que incluyen el multiplicador 2c para reducir la escala de circuito del circuito de regulación de amplitud por un factor de 16.

Además, según el circuito regulador de amplitud de un solo bit de esta realización, en los sumadores de un solo bit 32b-32k conectados en múltiples etapas en el multiplicador de un solo bit 2c, las señales duplicadas en una etapa arbitraria son aplicadas directamente a sumadores de un solo bit en la etapa posterior como una sola señal, y la señal es ponderada según el número de duplicaciones de la señal en los sumadores de un solo bit en la etapa posterior. Así, sin usar una pluralidad de sumadores de un solo bit en una etapa arbitraria en la que se duplica una señal, el procesado de adición de un solo bit puede ser realizado en un sumador de un solo bit en la etapa posterior de la misma manera que el procesado realizado usando la pluralidad de sumadores de un solo bit. Como resultado, es posible reducir el número de elementos de circuito que incluyen el multiplicador 2c para reducir más la escala de circuito del circuito regulador de amplitud.

Además, según el circuito regulador de amplitud de un solo bit de esta realización, la señal de un bit X modulado ΔΣ por el modulador ΔΣ 2a de la manera descrita anteriormente, que sigue siendo una señal de un bit, es multiplicada por el valor de regulación de amplitud del registro de valor de regulación de amplitud 2d en el multiplicador de un solo bit 2c, sin ser convertida a una señal multi-bit, para regular la amplitud. Esto da lugar a la provisión de un circuito operativo de modulación ΔΣ de un solo bit que puede regular la amplitud de una señal de un bit que ha sido modulado ΔΣ por el modulador ΔΣ 2a.

La realización anterior se ha descrito en un escenario en el que los circuitos de salida de valor digital 33a-33k envían "+ 1" o una salida basculante para regular la amplitud en un rango positivo de "00000000000" a "11111111111". Sin embargo, cuando el circuito de salida de valor digital 33a-33k está configurado para enviar también "-1", un valor negativo de regulación de amplitud puede ser enviado desde el registro de valor de regulación de amplitud 2d, en cuyo caso la amplitud puede ser regulada a un rango negativo/positivo de "-1111111111" a "+11111111111".

Aunque la realización anterior se ha descrito en un escenario en el que el circuito regulador de amplitud de un solo bit según la presente invención se aplica con una señal de un bit que ha sido modulada ΔΣ por el modulador ΔΣ 2a, la presente invención no se limita a ello.

Específicamente, el circuito regulador de amplitud de un solo bit no tiene que aplicarse necesariamente con una señal de un bit modulada ΔΣ, sino que puede estar configurado para recibir otra señal de un bit. Tal circuito regulador de amplitud de un solo bit puede ser usado también en procesado general de señales digitales. También se puede usar para regular la amplitud de una señal de un bit después de la modulación/demodulación en el campo de comunicaciones. También se puede usar para regular la amplitud de una señal medida de un bit en el campo de instrumentos.

La figura 6 es un diagrama de bloques de un medidor de potencia al que se aplica el circuito regulador de amplitud de un solo bit según la presente invención. En la figura 6, los mismos componentes que los de la figura 2 se designan con los mismos números de referencia, y se omiten las descripciones de los mismos.

Este medidor de potencia incluye dos moduladores ΔΣ 2a1, 2a2, un generador de voltaje de referencia 2b, y un multiplicador de un solo bit 61. Una señal de un bit salida del multiplicador de un solo bit 61 es introducida en el circuito regulador de amplitud de un solo bit que se compone del multiplicador de un solo bit 2c, registro de valor de regulación de amplitud 2d, y filtro digital 2e para la regulación de amplitud según dicha realización. Suponiendo que dos señales analógicas introducidas en los dos moduladores ΔΣ 2a1, 2a2 representan una corriente y un voltaje, respectivamente, un valor de potencia se indica por el resultado de una multiplicación de un solo bit de las respectivas salidas de los dos moduladores ΔΣ 2a1, 2a2 en el multiplicador de un solo bit 61, de modo que una señal digital de un bit indicativa de la cantidad de potencia puede ser regulada en amplitud.




Reivindicaciones:

1. Un circuito regulador de amplitud de un solo bit incluyendo:

un registro de valor de regulación de amplitud (2d) que tiene un número de dígitos que representa un valor de regulación de amplitud para regular la amplitud de una señal de entrada; y

un multiplicador de un solo bit (2c) para multiplicar la señal de entrada representada por una señal de un bit por el valor de regulación de amplitud salido de dicho registro de valor de regulación de amplitud para obtener el resultado de la multiplicación en forma de una señal de un bit.

2. Un circuito regulador de amplitud de un solo bit según la reivindicación 1, donde:

dicho multiplicador de un solo bit incluye:

una pluralidad de circuitos O lógico exclusivo (31a-31k) para procesar un O lógico exclusivo de la señal de entrada con cada dígito del valor de regulación de amplitud salido de dicho registro de valor de regulación de amplitud; y

una pluralidad de sumadores de un solo bit (32a-32k) conectados en múltiples etapas para añadir salidas de dichos circuitos O lógico exclusivo,

donde dichos sumadores de un solo bit realizan procesado de adición para una señal que es duplicada en la misma etapa que el procesado de adición con una señal de un bit que es aplicada con un peso predeterminado según el número de duplicaciones de la señal, sin usar una pluralidad de sumadores de un solo bit en la misma etapa, en un sumador de un solo bit en una etapa posterior.

3. Un circuito regulador de amplitud de un solo bit según la reivindicación 2, donde dicho sumador de un solo bit determina z(n) y Q(n) por:

z(n) = x(n-1)+y(n-1))/2

Q(n) = Q(n-1)

cuando x(n)=y(n), y por

z(n) = Q(n-1)

Q(n) = Q(n-1)x(-1)

cuando x(n)≠qy(n), donde z(n) es una señal de un bit que representa el resultado de una adición de señales de un bit x(n), y(n), y Q(n) es una variable dentro de dicho sumador.

4. Un circuito regulador de amplitud de un solo bit según cualquiera de las reivindicaciones 1 a 3, donde dicha señal de entrada es una señal de salida de un modulador ΔΣ (2a) para convertir una señal analógica a una señal digital de un bit mediante modulación ΔΣ.

5. Un circuito regulador de amplitud de un solo bit según cualquiera de las reivindicaciones 1 a 3, donde dicha señal de entrada representa el resultado de una multiplicación de bits únicos en respectivas salidas de dos moduladores ΔΣ (2a1, 2a2) para convertir una señal analógica a una señal digital de un bit mediante modulación ΔΣ.






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