CIP-2021 : G06F 12/0815 : Protocolos de coherencia de caché.
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G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 12/00 Acceso, direccionamiento o asignación en sistemas o arquitecturas de memoria (entrada digital a partir de, o salida digital hacia soportes de registro, p. ej. hacia unidades de almacenamiento de disco G06F 3/06).
G06F 12/0815 · · · · · Protocolos de coherencia de caché.
CIP2021: Invenciones publicadas en esta sección.
Aumento de protocolo de coherencia para indicar estado de transacción.
(04/12/2019) Un método implementado por ordenador para implementar un protocolo de coherencia, comprendiendo el método:
enviar , por un procesador (112a) solicitante, una solicitud de datos a un procesador remoto, siendo dicha solicitud por una transacción solicitante que se ejecuta en el procesador (112a) solicitante que envía la solicitud;
recibir , por el procesador solicitante, una respuesta del procesador remoto, incluyendo la respuesta un estado de transacción de una transacción remota en el procesador remoto, en el que el estado de transacción recibido en la respuesta del procesador remoto incluye: un tipo de interferencia en…
SISTEMA Y MÉTODO DE MANTENIMIENTO DE COHERENCIA CACHÉ EN
ARQUITECTURAS MULTIPROCESADOR Y MULTINÚCLEO.
(22/05/2019). Solicitante/s: UNIVERSIDAD DE CANTABRIA. Inventor/es: PUENTE VARONA,VALENTIN, GREGORIO MONASTERIO,JOSE ANGEL, GREGORIO MENEZO,Lucía.
Sistema y método de mantenimiento de coherencia caché en arquitecturas multiprocesador y multinúcleo.
Se describe un sistema y un método que permiten mantener la coherencia caché en arquitecturas multiprocesador y multinúcleo mediante gestión de una serie de metadatos asociados a cada bloque de datos, de forma jerarquizada a nivel de núcleo, chip y sistema; denominados tokens. Para llevar a cabo el objeto de la invención, se implementa, asociado al último nivel de cache compartido en cada chip (LLC) una estructura D/F-LLC compuesta por un directorio y un filtro que contienen información sobre los bloques que están en la caches privadas de ese chip. Asimismo, asociado a cada controlador de memoria de cada chip, se implementa una estructura similar D/F-MEM con información sobre los bloques que están siendo utilizados por los diferentes chips.
PDF original: ES-2713579_A1.pdf
Concepto para puentear el espacio entre codificación parámetrica de audio multicanal y codificación multicanal envolvente matricial.
(20/11/2018) Decodificador de audio multicanal para procesar una señal de audio de mezcla descendente derivada de una manera compatible con envolvente matricial y para procesar primeros datos paramétricos que describen una primera porción de una señal multicanal, en el que para una segunda porción de la señal multicanal no se procesan datos paramétricos o segundos datos paramétricos , requiriendo los segundos datos paramétricos menos unidades de información que los primeros datos paramétricos cuando se describe una porción idéntica de la señal multicanal, que comprende:
un procesador para derivar una señal intermedia a partir de la señal de audio de mezcla descendente ,
usando una primera regla de derivación para derivar una primera porción de la señal intermedia, correspondiendo la primera porción de la señal intermedia a la primera…