CIP-2021 : G01R 31/319 : Hardware de pruebas, es decir, circuitos de tratamiento de señales de salida.
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G FISICA.
G01 METROLOGIA; ENSAYOS.
G01R MEDIDA DE VARIABLES ELECTRICAS; MEDIDA DE VARIABLES MAGNETICAS (indicación de la sintonización de circuitos resonantes H03J 3/12).
G01R 31/00 Dispositivos para ensayo de propiedades eléctricas; Dispositivos para la localización de fallos eléctricos; Disposiciones para el ensayo eléctrico caracterizadas por lo que se está ensayando, no previstos en otro lugar (ensayo o medida de dispositivos semiconductores o de estado sólido, durante la fabricación H01L 21/66; ensayo de los sistemas de transmisión por líneas H04B 3/46).
G01R 31/319 · · · · Hardware de pruebas, es decir, circuitos de tratamiento de señales de salida.
CIP2021: Invenciones publicadas en esta sección.
Entorno de ensayo susceptible de ser utilizado por varios usuarios para una pluralidad de objetos de ensayo.
(05/06/2019) Entorno de ensayo para someter a ensayo objetos de ensayo , presentando el entorno de ensayo : una primera unidad de realización del caso de ensayo (110A) y una segunda unidad de realización del caso de ensayo(110B),
un primer objeto de ensayo (105A) y un segundo objeto de ensayo (105B),
un mecanismo de conexión , el cual está realizado para acoplar opcionalmente la primera unidad de realización del caso de ensayo (110A) o la segunda unidad de realización del caso de ensayo (110B) con el primer objeto de ensayo (105A) y/o con el segundo objeto de ensayo (105B),
en donde el entorno de ensayo está configurado de modo que la primera unidad de realización…
Aparato de medición con interfaz digital en serie.
(17/12/2014) Aparato de medición para comprobar un aparato de telefonía móvil al menos parcialmente acabado con al menos un módulo de alta frecuencia y un módulo de banda de base , en el que el módulo de alta frecuencia y el módulo de banda de base presentan respectivamente al menos una interfaz de frecuencia intermedia o una interfaz de banda de base compleja, y en el que las interfaces de frecuencia intermedia o las interfaces de banda de base complejas están realizadas como interfaces digitales en serie , caracterizado porque
- el módulo de alta frecuencia está realizado para transferir señales al aparato de telefonía móvil al menos parcialmente acabado y para recibir señales devueltas por el aparato de telefonía móvil al menos parcialmente acabado que ha de ser comprobado, y presenta…
DISPOSITIVO HARDWARE BASADO EN UN CONTROLADOR Y METODO PARA CONFIGURAR EL MISMO.
(01/03/2006). Ver ilustración. Solicitante/s: EONIC B.V. Inventor/es: KOPP, NICHOLAS, G.
Método para configurar hardware basado en un controlador que comprende una pluralidad de elementos hardware , el método comprendiendo las etapas de: recibir los datos de control para uno específico de los elementos hardware y comunicar los mismos datos de control al elemento hardware asociado , caracterizado por el hecho de que los datos de control comprenden al menos un vector de control , el al menos un vector de control comprendiendo al menos un línea de comando y una indicación de la organización de la al menos una línea de comando , la al menos una línea de comando comprendiendo al menos una operación que puede ser ejecutada en paralelo en el hardware basado en un controlador ; y la al menos una operación comprendiendo una descripción del flujo de datos entre los seleccionados de los elementos hardware.
DISPOSICION PARA VERIFICACION JTAG.
(16/09/2005). Ver ilustración. Solicitante/s: PATRIA FINAVITEC OY. Inventor/es: SIMONEN, MIKKO, REIS, ILKKA.
Un sistema de verificación JTAG que comprende un equipo de prueba JTAG (TS) y un dispositivo en fase de prueba (DUT) compatible con el JTAG dispuesto para formar una conexión para transmisión de datos síncrona entre ellos para transferir datos de prueba a través de un recorrido de transmisión (Cb) colocado entre interfaces predeterminadas (TAP), caracterizado porque dicho recorrido de transmisión entre las interfaces (TAP) es una conexión asíncrona (ATP), y porque dicho equipo de prueba (TS) y dicho dispositivo en fase de prueba (DUT) comprenden un transceptor (TR1, TR2) dispuesto en el lado del recorrido de transmisión (ATP), estando configurado el transceptor (TR1, TR2) para disponer los datos de prueba que han de enviarse desde dicha interfaz (TAP) en un modo apropiado para un recorrido de transmisión asíncrona y en consecuencia para disponer los datos de prueba que llegan del recorrido de transmisión asíncrona para que sean recibidos en un modo síncrono requerido por dicha interfaz (TAP).
PROCEDIMIENTO PARA LA INDUCCION DE VALORES EN LOS REGISTROS DE UN CIRCUITO DIGITAL EMULADO MEDIANTE UN CIRCUITO INTEGRADO DE EMULACION HARDWARE.
(16/09/2005) Procedimiento para la inducción de valores en los registros de un circuito digital emulado mediante un circuito integrado de emulación hardware. El procedimiento, basándose en circuitos integrados digitales programables por el usuario, con distintos mecanismos de configuración y que se configuran, por ejemplo, mediante células de memoria volátil y , se basa en poder manipular puntos concretos de un emulador hardware que permite configurar localmente diferentes elementos sin afectar al resto del sistema. El procedimiento consiste en que a partir de un circuito insensible a la actividad del reloj con el uso intensivo de una entrada de habilitación, efectuar una inducción del valor de inicialización en el registro, igual al valor que se desea inducir, manipulando una memoria volátil que configura un decodificador…
CIRCUITO INTEGRADO CON AL MENOS DOS SISTEMAS DE PULSOS DE RELOJ.
(01/12/2003) Circuito integrado con al menos dos sistemas de pulsos de reloj, en los que el pulso de reloj correspondiente puede ser transmitido, a partir de una entrada de pulso de reloj (TE1, TE2), a través de árboles de pulsos de reloj (CT1, CT2, CT3), hacia elementos o bloques de conmutación (FFi) individuales, así como con al menos un conmutador (MU1, MU2, MU3) controlado, con cuya ayuda se puede aplicar, para estados de funcionamiento seleccionados, un único pulso de reloj común para todos los árboles de pulsos de reloj, estando conectada una unidad PLL (PL1) al menos aguas arriba de un primer árbol de pulsos de reloj (CT1, CT2) y estando conectada una salida de este árbol de pulsos de reloj con una entrada…
