CIP-2021 : G06F 7/50 : Adición; Subtracción (G06F 7/483 - G06F 7/491, G06F 7/544 - G06F 7/556 tiene prioridad).
CIP-2021 › G › G06 › G06F › G06F 7/00 › G06F 7/50[3] › Adición; Subtracción (G06F 7/483 - G06F 7/491, G06F 7/544 - G06F 7/556 tiene prioridad).
G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 7/00 Métodos o disposiciones para el procesamiento de datos actuando sobre el orden o el contenido de los datos tratados (circuitos lógicos H03K 19/00).
G06F 7/50 · · · Adición; Subtracción (G06F 7/483 - G06F 7/491, G06F 7/544 - G06F 7/556 tiene prioridad).
CIP2021: Invenciones publicadas en esta sección.
(01/02/1998) POR EJEMPLO PARA LAS APLICACIONES DE VIDEO SE REQUIEREN MULTIPLICADORES RAPIDOS CON UNA ALTA RESOLUCION. PERO UNA RESOLUCION MAYOR DA COMO RESULTADO QUE SE TENGAN QUE CALCULAR PRODUCTOS MAS PARCIALES DE FORMA INTERNA. PUEDE USARSE EL ALGORITMO DE BOOTH-MC SORLEY PARA REDUCIR EL NUMERO REQUERIDO DE PRODUCTOS PARCIALES. ESTE ALGORITMO PUEDE COMBINARSE CON UNA PROPAGACION DIAGONAL DEL ACARREO DE UN PRODUCTO PARCIAL AL OTRO, PERMITIENDO QUE TODAS LAS SUMAS SE CALCULEN EN UNA LINEA SIMULTANEAMENTE. PERO EL TIEMPO DE MULTIPLICACION NO ES LO SUFICIENTEMENTE CORTO. EL MULTIPLICADOR DE LA INVENCION TIENE UN DISEÑO CERCANO AL CMOS Y HA SIDO CONSTRUIDO CON TECNOLOGIA BICMOS DE 1.2 (MU), QUE TIENE UN TIEMPO DE APLICACION DE 9 NS CON UNA TENSION DE SUMINISTRO DE 5 VOLTIOS. SE HA CONSEGUIDO UN TIEMPO DE MULTIPLICACION MINIMO MEDIANTE…
MODULADOR SIGMA-DELTA DIGITAL.
(16/05/1997). Solicitante/s: ALCATEL BELL NAAMLOZE VENNOOTSCHAP. Inventor/es: HASPESLAGH, DIDIER RENE, MOERMAN, ERIK.
UN MODULADOR SIGMA-DELTA DIGITAL DE SEGUNDO ORDEN EN EL QUE SE UTILIZA UN SOLO SUMADOR (AD) PARALELO MULTIBIT EN MULTIPLEX DE DIVISION DE TIEMPO CON UN CIRCUITO DE RETARDO DE INTEGRACION (DL3) ENTRE LA SALIDA DEL SUMADOR Y EL CUANTIFICADOR DE SALIDA (TD), ACOPLANDOSE TAMBIEN EL CIRCUITO DE RETARDO DE INTEGRACION A UNA ENTRADA DEL SUMADOR A TRAVES DE UN CONMUTADOR DEL MULTIPLEXOR BIDIRECCIONAL (SW1) Y A LA OTRA ENTRADA DEL SUMADOR VIA UN CIRCUITO DE RETARDO ADICIONAL (DL4). EN UNA POSICION DEL CONMUTADOR, SE AÑADE UN PATRON DE ENTRADA A LA SALIDA DEL CIRCUITO DE RETARDO ADICIONAL Y EN LA OTRA, SE INCORPORAN SALIDAS DESDE AMBOS CIRCUITOS DE RETARDO. PARA JUSTIFICAR LA AUSENCIA DE LOS SUSTRACTORES ALIMENTADOS DESDE EL CUANTIFICADOR, SE PASAN ALGUNOS BITS EMITIDOS POR EL CIRCUITO DE RETARDO DE INTEGRACION DE FORMA INVERTIDA, TANTO AL CIRCUITO DE RETARDO ADICIONAL (INV3) COMO, DESDE LA SALIDA INVERTIDA (INV1) DEL CUANTIFICADOR FINALMENTE A TRAVES DE UN TERCER CIRCUITO DE RETARDO (DL5), AL CONMUTADOR.
DISPOSITIVO DE REDUCCION DEL NUMERO DE PALABRAS DE DATOS EN OPERACIONES ARITMETICAS BINARIAS.
(16/01/1996). Ver ilustración. Solicitante/s: ALCATEL STANDARD ELECTRICA, S.A.. Inventor/es: FERNANDEZ DURAN, ALFONSO, PEREZ ABADIA, MARIANO, GONZALEZ AHIJADO, ANGEL.
DISPOSITIVO DE REDUCCION DEL NUMERO DE PALABRAS DE DATOS EN OPERACIONES ARITMETICAS BINARIAS. EN EL QUE PRIMERO SE REALIZA UNA REORGANIZACION DE LAS "M" PALABRAS DE ENTRADA (A1, A2, ..., AM) DE "P" BITIOS CADA UNA, EN UN PRIMER REORGANIZADOR , AGRUPANDO TODOS LOS BITIOS CON UN MISMO PESO; Y DESPUES SE REALIZA UNA SUMA DE TODOS LOS BITIOS DE CADA GRUPO EN LOS CORRESPONDIENTES "P" CIRCUITOS COMBINADORES , Y QUE OBTIENEN RESPECTIVAMENTE "N" BITIOS DE SALIDA DONDE CADA UNO DE LOS BITIOS OBTENIDOS TIENE UN PESO IGUAL AL CORRESPONDIENTE A LA PROPIA SUMA REALIZADA MAS EL PESO COMUN A LOS BITIOS DE ENTRADA DEL CORRESPONDIENTE CIRCUITO COMBINADOR . FINALMENTE UN SEGUNDO REORGANIZADOR REAGRUPA NUEVAMENTE TODOS LOS BITIOS DE SALIDA DE LOS ANTERIORES CIRCUITOS COMBINADORES PARA GENERAR "N" PALABRAS DE SALIDA (B1, B2, ..., BN), CADA UNA DE P+N-1 BITIOS COMPUESTAS POR UNO DE LOS BITIOS GENERADOS PREVIAMENTE EN LOS CIRCUITOS COMBINADORES DE TODOS Y CADA UNO DE LOS PESOS OBTENIDOS.
PROCEDIMIENTO Y SISTEMA PARA LA ADICION DE NUMEROS VARIABLES DE PUNTO FLOTANTE.
(01/05/1992) PARA LA ADICION SUCESIVA DE UNA SERIE DE NUMEROS VARIABLES DE PUNTOS FLOTNTES SE EMPLEA UNA ETAPA DE ADICION DE PUNTOS QUE SE DISTRIBUYE JUNTO A LA ZONA DE DOS OPERANDOS DE PUNTO VARIABLE CON EL RESTO SEPARADO DE LOS OPERANDOS MINIMOS COMO NUMEROS VARIABLES DE PUNTO FLOTANTE. PARA LOGRAR UNA SUMA EXACTA DE LOS OPERANDO SE ADICIONA EL RESTO EN LA SUMA INTERMEDIA. UN SISTEMA PARA LOGRAR UN FUNCIONAMIENTO PARALELO CONTIENE UNA CONEXION EN SERIE DE ETAPAS DE ADICION DE PUNTO FLOTANTE. EN LA SALIDA DE CADA ETAPA SE ACUMULA LA SUMA INTERMEDIA PRODUCIDA Y EL RESTO INTERMEDIO ORIGINADO. EL RESTO PRODUCIDO SE TRANSMITE EN SUCESIVAS ETAPAS SIEMPRE CON VALORES…
UN APARATO PARA REALIZAR ADICION BINARIA.
(16/04/1988). Solicitante/s: SPERRY CORPORATION. Inventor/es: ANDERSON, BRUCE MICHAEL, BRODERICK, BRIAN EDWARD.
UN APARATO PARA ADICION BINARIA QUE REDUCE EL RETARDO DE PROPAGACION AL GENERAR DOS SALIDAS DE SUMAS CONDICIONALES. LA SUMA CORRECTA SE OBTIENE ENTONCES EN LA SALIDA POR ACTIVACION DE PUERTAS MEDIANTE LA SEÑAL DE ENTRADA DE ACARREO.
PERFECCIONAMIENTOS INTRODUCIDOS EN UNA DISPOSICION DE CIRCUITO DE ETAPA RESTADORA.
(16/04/1987). Solicitante/s: RCA CORPORATION.
MODIFICACIONES EN UNA DISPOSICION DE CIRCUITO DE ETAPA RESTADORA. CONSISTENTES EN UNA CIRCUITERIA OR-EXCLUSIVA QUE TIENE LOS TERMINALES DE ENTRADA ACOPLADOS AL PRIMERO Y SEGUNDO TERMINALES DE ENTRADA BINARIA Y AL TERMINAL DE ENTRADA DE ACARREO NEGATIVO; MEDIOS DE ACOPLAMIENTO ACOPLADOS A LOS PRIMERO Y SEGUNDO TERMINALES DE ENTRADA BINARIA PARA ACOPLAR EL TERMINAL DE SALIDA DE ACARREO NEGATIVO AL TERMINAL DE ENTRADA DE ACARREO NEGATIVO CUANDO SON IGUALES LOS NUMEROS X E Y; Y UN CIRCUITO LOGICO DE TRES ESTADOS CON TERMINALES DE ENTRADA PRIMERO Y SEGUNDO ACOPLADOS A LOS TERMINALES DE ENTRADA BINARIA PRIMERO Y SEGUNDO. TIENE APLICACION EN EL DISEÑO DE CIRCUITOS DE MAQUINAS OPERADORAS.
PERFECCIONAMIENTOS INTRODUCIDOS EN UNA DISPOSICION DE CIRCUITOS PARA GENERAR UNA SEÑAL DE ACARREO.
(16/06/1984). Solicitante/s: RCA CORPORATION.
DISPOSICION DE CIRCUITOS PARA GENERAR UNA SEÑAL DE ACARREO EN UNA ETAPA SUMADORA BINARIA, QUE TIENE UN TERMINAL DE ENTRADA DE ACARREO, UN TERMINAL DE SALIDA DE ACARREO, Y UN PRIMER Y UN SEGUNDO TERMINALES DE ENTRADA DE DIGITOS BINARIOS.CONSTA DE MEDIOS DE CONMUTACION PARA CONECTAR SELECTIVAMENTE EL TERMINAL DE ENTRADA DE ACARREO AL TERMINAL DE SALIDA DE ACARREO, EN RESPUESTA A LOS VALORES DEL PRIMER Y SEGUNDO TERMINALES DE ENTRADA DE DIGITOS BINARIOS, AL ESTAR A DIFERENTES NIVELES LOGICOS; DE UN PAR DE TRANSISTORES CON ELECTRODOS DE CONTROL RESPECTIVOS; YDE UN SEGUNDO PAR DE TRANSISTORES.
PERFECCIONAMIENTOS EN LAS SUMADORES BINARIAS Y DECIMALES DE ALTA VELOCIDAD.
(16/09/1978). Solicitante/s: FUJITSU LIMITED.
Resumen no disponible.
PERFECCIONAMIENTOS EN OPERADORES DE CARACTERES DE CIFRAS DECIMALES CODIFICADAS EN BINARIO.
(16/11/1976). Solicitante/s: COMPAGNIE INTERNATIONALE POUR L'INFORTIQUE.
Resumen no disponible.
