CIP-2021 : G06F 12/00 : Acceso, direccionamiento o asignación en sistemas o arquitecturas de memoria (entrada digital a partir de,

o salida digital hacia soportes de registro, p. ej. hacia unidades de almacenamiento de disco G06F 3/06).

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G06F 12/02 · Direccionamiento o asignación; Traslado (secuenciación de direcciones de programa G06F 9/00; disposiciones para seleccionar una dirección en una memoria digital G11C 8/00).

G06F 12/04 · · Direccionamiento de palabras de longitud variable o de partes de palabras.

G06F 12/06 · · Direccionamiento de un bloque físico de posiciones, p. ej. por dirección de base, direccionamiento de módulos, extensión del espacio de direcciones, dedicación de memoria (G06F 12/08 tiene prioridad).

G06F 12/08 · · en sistemas de memorias jerárquicas, p. ej. sistemas de memoria virtual.

G06F 12/0802 · · · Direccionamiento de un nivel de memoria en el que el acceso a los datos deseados o a los bloques de datos requiere medios de direccionamiento asociativos, p. ej.cachés.

G06F 12/0804 · · · · con actualización de la memoria principal (G06F 12/0806 tiene prioridad).

G06F 12/0806 · · · · Sistemas de memoria caché multiusuario, multiprocesador o multiprocesamiento.

G06F 12/0808 · · · · · con medios de invalidación de la caché (G06F 12/0815 tiene prioridad).

G06F 12/0811 · · · · · con jerarquías de caché multinivel.

G06F 12/0813 · · · · · con una configuración de red o matriz.

G06F 12/0815 · · · · · Protocolos de coherencia de caché.

G06F 12/0817 · · · · · · que utilizan métodos de directorio.

G06F 12/0831 · · · · · · que utilizan un esquema de bus, p. ej. con monitorización de bus o medios de vigilancia.

G06F 12/0837 · · · · · · con control por software, p. ej. datos que no puedan ser introducidos en la memoria caché.

G06F 12/084 · · · · · con memoria caché compartida.

G06F 12/0842 · · · · · para multiprocesamiento o multitarea.

G06F 12/0844 · · · · Múltiples accesos a memoria caché simultáneos o quasi- simultáneos.

G06F 12/0846 · · · · · Memoria caché con múltiples etiquetas o conjuntos de datos accesibles simultáneamente.

G06F 12/0853 · · · · · Memoria caché con múltiples etiquetas o conjuntos de datos para múltiples puertos.

G06F 12/0855 · · · · · Acceso a memoria caché superpuesto, p. ej. pipeline (G06F 12/0846 tiene prioridad).

G06F 12/0862 · · · · con lectura previa.

G06F 12/0864 · · · · utilizando medios pseudo-asociativos, p. ej. asociación de conjuntos o hash.

G06F 12/0866 · · · · para sistemas de almacenamiento periféricos, p. ej. memoria caché de disco.

G06F 12/0868 · · · · · Transferencia de datos entre la memoria caché y otros subsistemas, p. ej. dispositivos de almacenamiento o sistemas host.

G06F 12/0871 · · · · · Asignación o gestión de espacio de memoria caché.

G06F 12/0873 · · · · · Mapeado de la memoria caché con dispositivos de almacenamiento específicos o de partes de los mismos.

G06F 12/0875 · · · · con memoria caché dedicada, p. ej. instrucción o pila.

G06F 12/0877 · · · · Modos de acceso a la memoria caché.

G06F 12/0879 · · · · · Modo de ráfaga.

G06F 12/0882 · · · · · Modo de página.

G06F 12/0884 · · · · · Modo paralelo, p. ej. en paralelo con la memoria principal o CPU.

G06F 12/0886 · · · · · Acceso por palabras de longitud variable.

G06F 12/0888 · · · · utilizando almacenamiento selectivo en memoria caché, p. ej. vaciado de caché.

G06F 12/0891 · · · · utilizando medios de borrado, de invalidación o de reinicio.

G06F 12/0893 · · · · Memorias caché caracterizadas por su organización o estructura.

G06F 12/0895 · · · · · de partes de memorias caché, p. ej. directorio o conjunto de etiquetas.

G06F 12/0897 · · · · · con dos o más niveles jerárquicos de memoria caché (con jerarquías de memoria caché multinivel G06F 12/0811).

G06F 12/10 · · · Traducción de direcciones.

G06F 12/1009 · · · · utilizando tablas de páginas, p. ej. estructuras de tablas de páginas.

G06F 12/1018 · · · · · que implica técnicas de hash, p. ej. tablas de páginas invertidas.

G06F 12/1027 · · · · utilizando medios de traducción de direcciones asociativas o pseudo-asociativas, p. ej. un repertorio de páginas activas.

G06F 12/1036 · · · · · para múltiples espacios de direcciones virtuales, p. ej. segmentación (G06F 12/1045 tiene prioridad).

G06F 12/1045 · · · · · asociada a una memoria caché de datos.

G06F 12/1072 · · · · •Traducción de direcciones descentralizada, p. ej. en sistemas distribuidos de memoria compartida.

G06F 12/1081 · · · · para el acceso periférico a la memoria principal, p. ej. acceso directo a memoria [DMA].

G06F 12/109 · · · · para múltiples espacios de direcciones virtuales, p. ej. segmentación (G06F 12/1036 tiene prioridad).

G06F 12/12 · · · Control de remplazamiento.

G06F 12/121 · · · · utilizando algoritmos de remplazo.

G06F 12/122 · · · · · del tipo utilizado menos frecuentemente [LFU], p. ej. con valor de cómputo individual.

G06F 12/123 · · · · · con listas de edad, p. ej. cola, lista del tipo utilizado más recientemente [MRU] o lista del tipo utilizado menos recientemente [LRU].

G06F 12/126 · · · · · con tratamiento especial de datos, p. ej. prioridad de datos o instrucciones, tratamiento de errores o fijación.

G06F 12/127 · · · · · · utilizando algoritmos de remplazo adicionales.

G06F 12/128 · · · · · adaptado a los sistemas de memoria caché multidimensionales, p. ej. asociativos de conjunto, multicaché, multiconjunto o multinivel.

G06F 12/14 · Protección contra la utilización no autorizada de la memoria.

G06F 12/16 · Protección contra la pérdida de contenidos de memoria.

CIP2021: Invenciones publicadas en esta sección.

SISTEMA DE MEMORIA PARA EL ALMACENAMIENTO DE INFORMACIONES Y DEL ESTADO DE TRANSMISION DE RADIO.

(16/11/2002) EN UN SISTEMA DE MEMORIA CAPAZ DE UTILIZAR UNA DIRECCION COMUN PARA LEER UNA COMBINACION DE DATOS DE DIGITOS SUPERIORES Y DATOS DE DIGITOS INFERIORES, SE PROPORCIONA UN ELEMENTO DE MEMORIA DE DIGITOS SUPERIORES 1 PARA ALMACENAR EXCLUSIVAMENTE DATOS DE DIGITOS SUPERIORES {AL} --{AL}(I,N-1); UN ELEMENTO DE MEMORIA PARA DIGITOS INFERIORES 2 PARA ALMACENAR EXCLUSIVAMENTE DATOS DE DIGITOS INFERIORES {BE} --{BE}(I); UN SISTEMA DE DESIGNACION DE DIRECCIONES INHERENTES 3-6 PARA DESIGNAR DIRECCIONES INHERENTES INDIVIDUALES ADR-A, ADR-B DEL ELEMENTO DE MEMORIA DE DIGITOS SUPERIORES 1 Y DEL ELEMENTO DE MEMORIA DE DIGITOS INFERIORES 2 DE ACUERDO CON LA PRIMERA DIRECCION…

CONMUTADOR DE MEMORIAS ROM PARA ORDENADOR.

(01/08/1991). Solicitante/s: BLANCH MURILLO, SERGIO.

CONMUTADOR DE MEMORIAS ROM PARA ORDENADORES. COMPRENDE UNA PLACA DE CIRCUITO IMPRESO PORTADORA DE DOS ZOCALOS SUSTENTADORES DE SENDOS CIRCUITOS INTEGRADOS A CONMUTAR, UN DISPOSITIVO CONECTOR MACHO CON DOS FILAS DE PATILLAS METALICAS EQUIVALENTES A LAS PATILLAS DE UN CIRCUITO INTEGRADO DE MEMORIA ROM, Y EN UNO DE LOS BORDES, UNA PARTE DE UN CONECTOR SEPARABLE POR EL ACOPLAMIENTO DE UN CONDUCTOR MULTIPLE. APLICABLE A LA CONEXION SELECTIVA A VOLUNTAD DE UNA U OTRA MEMORIAS ROM A UN ORDENADOR EQUIPADO INICIALMENTE CON UNA SOLA MEMORIA ROM.

PROCESADOR CELULAR DE INSTRUCCION UNICA Y DATOS MULTIPLES (SIMD) QUE EMPLEA AGRUPACION VECTORIAL DE BITIOS, CON RECONFIGURACION DINAMICA.

(16/06/1990) PROCESADOR CELULAR DE INSTRUCCION UNICA Y DATOS MULTIPLES (SIMD) QUE EMPLEA AGRUPACION VECTORIAL DE BITIOS CON RECONFIGURACION DINAMICA. SE DESCRIBE UN PROCESADOR CELULAR DE ELEMENTOS DE PROCESAMIENTO CONTROLADOS MEDIANTE PROGRAMACION PARA SALVAR DEFECTOS DE FABRICACION, PARA OPERAR CONJUNTAMENTE PARA FORMAR PALABRAS DE TAMAÑO VARIABLE, Y PARA REEMPLAZAR CELULAS QUE SE AVERIEN DURANTE EL TIEMPO DE VIDA DEL PROCESADOR. UN BUS DE MULTIPLEXACION POR DIVISION EN EL TIEMPO DE 32 BITIOS CUYAS MITADES SUPERIOR E INFERIOR SE CONECTAN CON CADA UNA DE DICHAS CELULAS, LAS COMUNICA CON UNA MEMORIA EXTERNA A LA PASTILLA VALIENDOSE DE UNA U OTRA MITAD DE ACUERDO CON LOS BITIOS DE CONFIGURACION DE CADA CELULA, FORMANDO PALABRAS DE 16 A 256 BITIOS (TIPICAMENTE 2NX16 BITIOS) SI SE IMPLEMENTAN 20 CELULAS EN UNA UNICA PASTILLA, CUATRO DE ELLAS DE REPUESTO.…

PROCESADOR CELULAR DE IINSTRUCCION UNICA Y DATOS MULTIPLES (SIMD) CON ESTRUCTURA DE CONTROL DEL PROCESADOR MEDIANTE VECTOR CON PROFUNDIDAD DE ANIDAMIENTO VARIABLE.

(01/07/1989) PROCESADO CELULAR DE INSTRUCCION UNICA Y DATOS MULTIPLES (SIMD) CON ESTRUCTURA DE CONTROL DEL PROCESADOR MEDIANTE VECTOR CON PROFUNDIDAD DE ANIDAMIENTO VARIABLE. SE DESCRIBE UN PROCESADOR CELULAR CON UNA CELULA DE PROCESAMIENTO QUE PUEDE INTEGRARSE EN UNA MULTIPLICIDAD DE AGRUPACIONES DE 16-BITIOS RECONFIGURABLES DINAMICAMENTE PARA PERMITIR Y PROHIBIR CONJUNTOS ARBITRARIOS DE ELEMENTOS DE PROCESAMIENTO BAJO CONTROL DE PROGRAMACION DE ACUERDO CON LOS DATOS SOBRE LOS QUE OPERAN. SE DESCRIBE UN MECANISMO ESCLAVO EN EL CUAL PARA PALABRAS COMPUESTAS DE MULTIPLES AGRUPACIONES, LA AGRUPACION MAS SIGNIFICATIVA TIENE EL CONTROL Y LAS DEMAS AGRUPACIONES SON FORZADAS A SEGUIR EL FUNCIONAMIENTO DE LA PRIMERA. ESTA ESCLAVITUD SE OBTIENE AUTOMATICAMENTE SIN NECESIDAD EXPLICITA DE COORDINAR EL FUNCIONAMIENTO DE LAS MULTIPLES AGRUPACIONES…

UN ORDENADOR EQUIPADO CON UNA ORGANIZACION DE MEMORIA DE OCULTACION Y MEMORIA VIRTUAL PARA PARA ALMACENAMIENTO DE DATOS.

(01/03/1989). Ver ilustración. Solicitante/s: MIPS COMPUTER SYSTEMS, INC. Inventor/es: MOUSSOURIS, JOHN P, CRUDELE, LESTER M, PRZYBULSKI, STEVEN.

UN ORDENADOR EQUIPADO CON UNA ORGANIZACION DE MEMORIA DE OCULTACION Y MEMORIA VIRTUAL PARA ALMACENAMIENTO DE DATOS, QUE COMPRENDE UNA UNIDAD GENERADORA DE DIRECCIONES DE ACCESO Y UN COMPARADOR DE ETIQUETAS QUE VAN EMPAQUETADOS CONJUNTAMENTE Y POR SEPARADO DE LAS MEMORIAS RAM DE OCULTACION. EL ORDENADOR PUEDE INCLUIR TAMBIEN UNA UNIDAD DE TRADUCCION DE DIRECCIONES DE ACCESO EN LA MISMA PASTILLA QUE LA UNIDAD GENERADORA DE DIRECCIONES DE ACCESO Y LA LOGICA DEL COMPARADOR DE ETIQUETAS, QUEDANDO DICHA UNIDAD DE TRADUCCION LOGICAMENTE ENTRE ESTOS DOS ULTIMOS ELEMENTOS. ASIMISMO, HAY PREVISTAS BARRAS COLECTORAS EXTERIORES DE DIRECCIONES, DATOS Y ETIQUETAS PARA EFECTUAR UN ACCESO ENTRELAZADO A MAS DE UNA MEMORIA DE OCULTACION. EL INVENTO ES UTIL PARA INCREMENTAR LAS VELOCIDADES DE INSCRIPCION Y LECTURA DE DATOS EN ORDENADORES.

PROCESADOR CELULAR DE INSTRUCCION UNICA Y DATOS MULTIPLES (SIMO) CON APARATO GENERADOR DE DIRECCIONES Y RAM INTERNA.

(01/03/1989). Ver ilustración. Solicitante/s: ALCATEL STANDARD ELECTRICA, S.A.. Inventor/es: MORTON, STEVEN GREGORY.

EN UN PROCESADOR CELULAR AL MENOS DOS DE LAS CELULAS DE UNA FILA GENERAN CONJUNTAMENTE DIRECCIONES QUE DAN ACCESO A UNA GRAN MEMORIA EXTERNA A LA PASTILLA. DICHA GENERACION PUEDE SER INTERIOR A LA OBLEA PARA USO POR LA MEMORIA DRAM ASOCIADA CON CADA CELULA. SEGUN ESTO, UNA MEMORIA CON UNA ORGANIZACION INTERNA DE 256-BITIOS PUEDE SER CONECTADA A 16 CELULAS DE 16-BITIOS. ES SIGNIFICATIVO QUE UN UNICO DISEÑO PUEDA PROPORCIONAR UN ELEMENTO DE PROCESAMIENTO DE DATOS Y OTRO DE DIRECCIONES. DE ESTA FORMA, ESTAS CELULAS SON INTERCAMBIABLES PARA MAXIMIZAR EL RENDIMIENTO Y FIABILIDAD DEL DISPOSITIVO. UNA UNICA DIRECCION DEL GENERADOR DE DIRECCIONES DIRECCIONA TODA LA DRAM INTERNA PARA USAR EL NUMERO DE GENERADORES DE DIRECCIONES REQUERIDO Y REDUCIR LA LOGICA DECODIFICACION DE DIRECCIONES NECESARIA, Y PARA MINIMIZAR LA ENERGIA DISIPADA EN LA PORCION DRAM DE LA PASTILLA.

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