Divisor de RF que utiliza síntesis digital directa.

Un método de dividir una frecuencia de radio fija mediante un divisor de frecuencia para generar una señal de salida que tiene una frecuencia de radio deseada,

el método que comprende: aplicar sucesivamente secciones de M bits consecutivas de una palabra en paralelo a una entrada de un multiplexor multietapas (120) a una frecuencia de pre-secuenciación que se deriva de la base de la frecuencia de radio fija y M, comprendiendo la mencionada palabra en paralelo una o más copias de un patrón de bits de división de frecuencia que define el divisor de frecuencia; y realizar una conversión paralelo-serie en las secciones de M bits de la palabra en paralelo en el multiplexor multietapas (120) basada en la frecuencia de radio fija, para generar la señal de salida que tiene la frecuencia de radio deseada, comprendiendo la mencionada señal de salida un flujo de bits en serie de la palabra en paralelo.

Divisor de RF que utiliza síntesis digital directa

Esta solicitud reivindica prioridad a la Solicitud de Patente Provisional de EE.UU. 61/386.79 presentada el 27 de septiembre de 21.

La invención descrita en la presente memoria se refiere en general a divisores de frecuencia, y más particularmente a divisores de frecuencia digitales que tienen un divisor no entero.

Antecedentes

Los divisores de radio frecuencia (RF) se utilizan en muchos sistemas de comunicación para dividir una frecuencia del oscilador con tensión controlada fija (VCO) a una frecuencia deseada. Para satisfacer los requisitos de ruido de 1 fase, sin embargo, los divisores de RF convencionales requieren típicamente una gran cantidad de corriente, lo que aumenta indeseablemente el consumo de energía del dispositivo. Además, los divisores de RF convencionales normalmente sólo se dividen por un número entero fijo, lo que limita indeseablemente las frecuencias disponibles para el sistema de comunicación.

Compendio

La presente invención proporciona un divisor de RF que evita muchos de los problemas asociados con los divisores de RF convencionales al sintetizar la RF deseada directamente como un patrón de bits de división de frecuencia que puede ser programado y emitido a una frecuencia fija, por ejemplo, la frecuencia proporcionada mediante un oscilador de tensión controlada (VCO), para generar un flujo de bits en serie que tiene la frecuencia de radio deseada, como por ejemplo se describe en el documento US 27/58767A1. Debido a que la señal de RF 2 deseada que se genera utiliza síntesis digital directa, muchos de los problemas de ruido de fase asociados con los divisores de RF convencionales se evitan y/o se pueden tratar utilizando técnicas de post-procesamiento digital de baja potencia. Por lo tanto, el divisor de RF descrito en la presente memoria puede configurarse para satisfacer los requisitos de ruido de fase sin aumentar excesivamente el consumo de energía. Además, dado que cada bit en el flujo de salida de bits en serie se corresponde con una parte, por ejemplo, la mitad, de un ciclo del VCO, el patrón 25 sintetizado puede realizar divisiones enteras, así como divisiones no enteras.

Más particularmente, el divisor de RF descrito en la presente memoria divide dlgitalmente una frecuencia de radio fija, por ejemplo, como la proporcionada por un VCO, mediante un divisor de frecuencia definido por el patrón de bits de división de frecuencia, para proporcionar una frecuencia de radio deseada. Para ello, un ejemplo de divisor de RF comprende un pre-secuenciador y un convertidor de paralelo a serie. El pre-secuenciador emite sucesivamente 3 secciones de M bits consecutivas de una palabra en paralelo, en las que la palabra en paralelo comprende uno o más copias del patrón de bits de división de frecuencia. El convertidor paralelo-serie completa la síntesis digital a la frecuencia de radio deseada mediante la realización de una conversión paralelo-serie en las secciones de M bits de la palabra en paralelo, basada en la frecuencia de radio fija, para generar una señal de salida que tiene la frecuencia de radio deseada, en la que la señal de salida comprende un flujo de bits en serie que tiene un patrón de bits 35 definido por la palabra en paralelo. Las formas de realización descritas en la presente memoria incluyen ejemplos de las realizaciones del método y el aparato.

Breve descripción de los dibujos

La Figura 1 representa un diagrama de bloques general de un ejemplo de divisor de RF.

La Figura 2 representa un diagrama de bloques más detallados de un ejemplo de divisor de RF.

La Figura 3 representa un ejemplo del método implementado mediante el divisor de RF de la Figura 1.

La Figura 4 representa un diagrama de bloques de un ejemplo de multiplexor multietapas para el divisor de RF de la Figura 2.

La Figura 5 representa un diagrama del circuito para un ejemplo del elemento multiplexor para el multiplexor multietapas de la Figura 4.

La Figura 6 representa un diagrama de bloques para un multiplexor multietapas alternativo para el divisor de RF de la Figura 2.

La Figura 7 representa detalles adicionales del diagrama de bloques para ejemplos de la penúltima y última etapas del multiplexor multietapas de la Figura 6.

La Figura 8 muestra un ejemplo de circuito NAND para modificar el patrón de entrada utilizado por el divisor de RF 5 de la Figura 1 cuando se modifica mediante el multiplexor multietapas de la Figura 6.

La Figura 9 representa un ejemplo de diagrama de sincronización de la señal para el multiplexor multietapas de la Figura 6.

La Figura 1 representa un ejemplo de diagrama del circuito para reducir el contenido del segundo armónico en la salida del divisor de RF de la Figura 1.

Descripción detallada

La Figura 1 muestra un ejemplo de divisor de RF 1 que emite un flujo de bits en serie que tiene un frecuencia de radio deseada basada en una frecuencia de radio fija fvco proporcionada mediante un oscilador 1 y una palabra en paralelo de N bits, por ejemplo, proporcionada mediando el procesador 2. El procesador 2 emite la palabra en paralelo de N bits, que comprende una o más copias de un patrón de bits de división de frecuencia, en el que el patrón de bits de división de frecuencia define el divisor de frecuencia utilizado para dividir la frecuencia de radio fija fvco para lograr la frecuencia de radio deseada, como se discute con mayor detalle en la presente memoria. Se apreciará que el procesador 2 se puede programar para emitir cualquier palabra en paralelo adecuada para lograr el divisor de frecuencia deseado. El procesador 2, sin embargo, no es necesario cuando la palabra en paralelo deseada se puede cablear a la entrada del divisor de RF 1, o se puede proporcionar mediante un equipo estático u otro circuito.

Aunque es posible señalizar directamente la palabra en paralelo a la fvco para generar la frecuencia deseada, tales operaciones no son prácticas en RF. Para superar este problema el divisor de RF 1 incluye un pre-secuenciador 11 y un multiplexor multietapas 12, como se muestra en la Figura 2, que sintetizan la frecuencia de radio deseada de acuerdo con el ejemplo de método 2 de la Figura 3. El pre-secuenciador 11 aplica sucesivamente secciones consecutivas de M bits de la palabra en paralelo de N bits a una entrada del multiplexor 12 (bloque 21), donde M<N. El pre-secuenciador 11 se sincroniza utilizando una frecuencia fp del pre-secuenciador derivada en el divisor 12 basada en la fvco y M para aplicar una nueva sección de M bits al multiplexor 12 cada M/(2fvco) ciclos de reloj. Como resultado, el pre-secuenciador 11 es capaz de funcionar a una frecuencia reducida, y por lo tanto, con una complejidad reducida. El multiplexor 12 funciona como un señalizador que realiza una conversión paralelo-serie en cada sección de M bits para generar una señal de salida que tiene la frecuencia de radio deseada (bloque 22), en la que la señal de salida comprende un flujo de bits en serie de la palabra en paralelo, y en la que al menos se emite un bit cada 1/fvco ciclos de reloj. Aunque el divisor de RF 1 descrito en la presente memoria proporciona una salida de 1 bit por cada ciclo de reloj, se apreciará que se podría utilizar cualquier anchura para generar la señal de salida deseada. Además se apreciará que cada bit de salida está disponible para alguna parte predeterminada del ciclo del VCO, por ejemplo, la mitad de la fvco. Por lo tanto, la frecuencia del oscilador define efectivamente el bit menos significativo del divisor de RF 1. A continuación se describen ejemplos detallados de la palabra de N bits en paralelo, del pre-secuenciador 11 y del multiplexor multietapas 12 según diversas realizaciones.

La palabra de entrada en paralelo al divisor de RF 1 incluye una o más copias de un patrón de bits de división de frecuencia que comprende P bits, en el que el divisor de frecuencia del divisor de RF 1 se deriva sobre la base del patrón de bits de división de frecuencia. El patrón de bits de división de frecuencia es una secuencia de P bits que, con la salida a la frecuencia VCO, divide la frecuencia del VCO por P/2 para lograr la frecuencia de radio deseada. En algunas realizaciones P=N, mientras que en otras realizaciones N es un múltiplo entero de P. Aunque el patrón de bits de división de frecuencia (FDBP, Frequency Dividing Bit Pattern) se puede repetir cualquier número de veces en la palabra de N-bits en paralelo, el patrón de bits de división de frecuencia se repite generalmente un número par de veces en la palabra en paralelo de N bits cuando P es impar. La Tabla 1 muestra varios ejemplos (y no limita) de palabras en paralelo, junto con los patrones correspondientes, los valores de P, el N mínimo y el... [Seguir leyendo]

1. Un método de dividir una frecuencia de radio fija mediante un divisor de frecuencia para generar una señal de salida que tiene una frecuencia de radio deseada, el método que comprende:

aplicar sucesivamente secciones de M bits consecutivas de una palabra en paralelo a una entrada de un multiplexor multietapas (12) a una frecuencia de pre-secuenciación que se deriva de la base de la frecuencia de radio fija y M, comprendiendo la mencionada palabra en paralelo una o más copias de un patrón de bits de división de frecuencia que define el divisor de frecuencia; y

realizar una conversión paralelo-serie en las secciones de M bits de la palabra en paralelo en el multiplexor multietapas (12) basada en la frecuencia de radio fija, para generar la señal de salida que tiene la frecuencia de radio deseada, comprendiendo la mencionada señal de salida un flujo de bits en serie de la palabra en paralelo.

2. El método de la reivindicación 1 en el que realizar la conversión paralelo-serie comprende multiplexar sucesivamente grupos de bits en las secciones de M bits en múltiples etapas del multiplexor multietapas (12), en el que cada etapa tiene una anchura menor y una frecuencia mayor que la etapa anterior, y en el que la última etapa del multiplexor multietapas (12) emite el flujo de bits en serie que utiliza la frecuencia de radio fija, como un reloj de bits en serie, según el patrón de bits de división de frecuencia, para generar la señal de salida que tiene la frecuencia de radio deseada.

3. El método de la reivindicación 1 en el que realizar la conversión paralelo-serie comprende multiplexar sucesivamente pares de bits en las secciones de M bits en las múltiples etapas del multiplexor multietapas (12) en el que cada etapa tiene una anchura menor y una frecuencia mayor que la etapa anterior, y en el que la penúltima etapa del multiplexor multietapas (12) se sincroniza a la mitad de la frecuencia de radio fija, y en el que la última etapa del multiplexor multietapas (12) combina en una puerta lógica la salida del flujo de bits por la penúltima etapa, para generar la señal de salida que tiene la frecuencia de radio deseada.

4. El método de la reivindicación 3 que además comprende modificar la palabra en paralelo con una función lógica para generar una palabra en paralelo modificada, en el que aplicar sucesivamente secciones de M bits consecutivas de la palabra en paralelo comprende aplicar sucesivamente secciones de M bits consecutivas de la palabra en paralelo modificada a la entrada del multiplexor multietapas (12), de tal manera que el flujo de bits en serle emitido por la puerta lógica en la última etapa del multiplexor multietapas comprende un flujo de bits en serie de la palabra en paralelo sin modificar.

5. El método de la reivindicación 1 en el que el patrón de bits de división de frecuencia comprende P bits y cada palabra en paralelo comprende N bits, con P<N, comprendiendo además el método formar las secciones de M bits al concatenar M bits consecutivos de la palabra en paralelo de N bits para formar cada una de las una o más secciones de M bits, en el que los bits concatenados comprenden desde alrededor del final de la palabra en paralelo de N bits hasta el comienzo de la palabra en paralelo N bits, de tal manera que la palabra en paralelo de N bits se repite y veces para formar x secciones de M bits, donde x=N/z e y=M/z, y donde z=común denominador máximo de (N, M).

6. El método de la reivindicación 1 que además comprende reducir un contenido del segundo armónico de la señal de salida cuando el número de 1 s en el patrón de bits de división de frecuencia no es igual al número de s en el patrón de bits de división de frecuencia.

7. El método de la reivindicación 1 que además comprende resincronizar la señal de salida para satisfacer uno o más requisitos de sincronización.

8. Un divisor de frecuencia de radio para dividir una frecuencia de radio fija mediante un divisor de frecuencia para generar una señal de salida que tiene una frecuencia de radio deseada, comprendiendo el divisor de frecuencia de radio:

un pre-secuenciador 11 configurado para emitir sucesivamente secciones de M bits consecutivas de una palabra en paralelo a una frecuencia de pre-secuenciación que se deriva de la base de la frecuencia de radio fija y M, comprendiendo la mencionada palabra en paralelo una o más copias de un patrón de bits de división de frecuencia que define el divisor de frecuencia; y

un conversor paralelo-serie (12) acoplado funcionalmente a una salida del pre-secuenciador y configurado para realizar una conversión paralelo-serie en las secciones de M bits de la palabra en paralelo basada en la frecuencia de radio fija, para generar la señal de salida que tiene la frecuencia de radio deseada, comprendiendo la mencionada señal de salida un flujo de bits en serie de la palabra en paralelo.

9. El divisor de frecuencia de radio de la reivindicación 8 en el que un procesador acoplado a una entrada del divisor de frecuencia de radio se configura para definir la palabra en paralelo basada en la frecuencia de radio fija y en la frecuencia de radio deseada.

1. El divisor de frecuencia de radio de la reivindicación 8 en el que el convertidor paralelo-serie (12) comprende un multiplexor multietapas configurado para realizar una conversión paralelo-serie al multiplexar sucesivamente grupos de bits en las secciones de M bits aplicadas a una salida del multiplexor multietapas basada en la frecuencia de radio fija, en el que cada etapa del multiplexor multietapas tiene una anchura menor y una frecuencia mayor que la etapa anterior, y en el que la última etapa del multiplexor multietapas emite un flujo de bits en serie que utiliza la frecuencia de radio fija como un reloj de bits en serie, según el patrón de bits de división de frecuencia, para generar la señal de salida que tiene la frecuencia de radio deseada.

11. El divisor de frecuencia de radio de la reivindicación 8 en el que el convertidor paralelo-serie comprende un multiplexor multietapas (12) configurado para realizar una conversión paralelo-serie al multiplexar sucesivamente pares de bits en las secciones de M bits aplicadas a una salida del multiplexor multietapas basada en la frecuencia de radio fija, en el que cada etapa del multiplexor multietapas tiene una anchura menor y una frecuencia mayor que la etapa anterior, en el que la penúltima etapa del multiplexor multietapas se sincroniza a la mitad de la frecuencia de radio, y en el que la última etapa del multiplexor multietapas comprende una puerta lógica para combinar los flujos de bits emitidos por la penúltima etapa para generar la señal de salida que tiene la frecuencia de radio deseada.

12. El divisor de frecuencia de radio de la reivindicación 11 en el que una función lógica aplicada a la palabra en paralelo genera una palabra en paralelo modificada, en el que el pre-secuenciador se configura para emitir sucesivamente secciones de M bits consecutivas de la palabra en paralelo modificada, de tal manera que el flujo de bits en serie emitidos por la puerta lógica en la última etapa del multiplexor multietapas (12) comprende un flujo de bits en serie de la palabra en paralelo sin modificar.

13. El divisor de frecuencia de radio de la reivindicación 8 en el que el patrón de bits de división de frecuencia comprende P bits y cada palabra en paralelo comprende N bits, con P<N, en el que el pre-secuenciador forma las secciones de M bits al concatenar M bits consecutivos de la palabra en paralelo de N bits para formar cada una de las una o más secciones de M bits, en el que los bits concatenados comprenden desde alrededor del final de la palabra en paralelo de N bits hasta el comienzo de la palabra en paralelo N bits, de tal manera que la palabra en paralelo de N bits se repite y veces para formar x secciones de M bits, donde x=N/z e y=M/z, y donde z=común denominador máximo de (N, M).

14. El divisor de frecuencia de radio de la reivindicación 8 que además comprende una cadena de inversores (142) acoplados de CA, configurados para reducir el contenido del segundo harmónico de la señal de salida cuando el número de 1 s en el patrón de bits de división de frecuencia no es igual al número de s en el patrón de bits de división de frecuencia.

15. El divisor de frecuencia de radio de la reivindicación 8 que además comprende una etapa de resincronización conectado funcionalmente a una salida de la puerta lógica y configurado para resincronizar la señal de salida para satisfacer uno o más requisitos de sincronización.