Memoria dinámica basada en un almacenamiento de un solo electrón.
Celda de memoria, que comprende:~
una región de canal (87) situada entre una región de fuente (93) y una región de drenaje (95),
estando formadas dicha región de fuente (93) y dicha región de drenaje (95) dentro de un sustrato de semiconductor dopado (50), y caracterizada por que comprende:
dos regiones de potencial mínimo (89) en el sustrato de semiconductor (50),
siendo cada una de dichas regiones de potencial mínimo (89) una región del sustrato de semiconductor, en la cual el dopante está ausente, siendo cada una de las regiones de potencial mínimo capaz de almacenar por lo menos un portador de carga;
estando cada una de dichas regiones de potencial mínimo (89) lateralmente dispuesta con respecto a los lados opuestos de dicha región de canal (87) y sobre los mismos, y entre dicha región de fuente (93) y dicha región de drenado (95);
comprendiendo la celda además una estructura de puerta (90) formada sobre dicha región de canal (87) y dichas regiones de potencial mínimo (89).
Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2002/002761.
Solicitante: Conversant Intellectual Property Management Inc.
Nacionalidad solicitante: Canadá.
Dirección: 390 March Road, Suite 100 Ottawa, ON K2K 0G7 CANADA.
Inventor/es: FORBES,LEONARD, AHN,KIE Y.
Fecha de Publicación: .
Clasificación Internacional de Patentes:
- B82Y10/00 TECNICAS INDUSTRIALES DIVERSAS; TRANSPORTES. › B82 NANOTECNOLOGIA. › B82Y USOS O APLICACIONES ESPECIFICOS DE NANOESTRUCTURAS; MEDIDA O ANALISIS DE NANOESTRUCTURAS; FABRICACION O TRATAMIENTO DE NANOESTRUCTURAS. › Nano-tecnología para procesado, almacenamiento o transmisión de información, p. ej. cómputo cuántico o lógica de electrón suelto.
- G11C16/02 FISICA. › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › G11C 16/00 Memorias de sólo lectura programables y borrables (G11C 14/00 tiene prioridad). › programables eléctricamente.
- H01L21/00 ELECTRICIDAD. › H01 ELEMENTOS ELECTRICOS BASICOS. › H01L DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR (utilización de dispositivos semiconductores para medida G01; resistencias en general H01C; imanes, inductancias, transformadores H01F; condensadores en general H01G; dispositivos electrolíticos H01G 9/00; pilas, acumuladores H01M; guías de ondas, resonadores o líneas del tipo guía de ondas H01P; conectadores de líneas, colectores de corriente H01R; dispositivos de emisión estimulada H01S; resonadores electromecánicos H03H; altavoces, micrófonos, cabezas de lectura para gramófonos o transductores acústicos electromecánicos análogos H04R; fuentes de luz eléctricas en general H05B; circuitos impresos, circuitos híbridos, envolturas o detalles de construcción de aparatos eléctricos, fabricación de conjuntos de componentes eléctricos H05K; empleo de dispositivos semiconductores en circuitos que tienen una aplicación particular, ver la subclase relativa a la aplicación). › Procedimientos o aparatos especialmente adaptados para la fabricación o el tratamiento de dispositivos semiconductores o de dispositivos de estado sólido, o bien de sus partes constitutivas.
- H01L21/266 H01L […] › H01L 21/00 Procedimientos o aparatos especialmente adaptados para la fabricación o el tratamiento de dispositivos semiconductores o de dispositivos de estado sólido, o bien de sus partes constitutivas. › utilizando máscaras.
- H01L21/335 H01L 21/00 […] › Transistores de efecto de campo.
- H01L21/336 H01L 21/00 […] › con puerta aislada.
- H01L21/8236 H01L 21/00 […] › Combinación de transistores de enriquecimiento y transistores de empobrecimiento.
- H01L21/8238 H01L 21/00 […] › Transistores de efecto de campo complementarios, p. ej. CMOS.
- H01L21/8242 H01L 21/00 […] › Estructuras de memorias dinámicas de acceso aleatorio (DRAM).
- H01L27/108 H01L […] › H01L 27/00 Dispositivos que consisten en una pluralidad de componentes semiconductores o de otros componentes de estado sólido formados en o sobre un sustrato común (detalles H01L 23/00, H01L 29/00 - H01L 51/00; conjuntos que consisten en una pluralidad de dispositivos de estado sólido individuales H01L 25/00). › Estructuras de memorias dinámicas de acceso aleatorio.
- H01L27/12 H01L 27/00 […] › el sustrato es diferente de un cuerpo semiconductor, p. ej. un cuerpo aislante.
- H01L27/148 H01L 27/00 […] › Captadores de imágenes por acoplamiento de carga.
- H01L29/06 H01L […] › H01L 29/00 Dispositivos semiconductores adaptados a la rectificación, amplificación, generación de oscilaciones o a la conmutación que tienen al menos una barrera de potencial o de superficie; Condensadores o resistencias, que tienen al menos una barrera de potencial o de superficie, p. ej. unión PN, región de empobrecimiento, o región de concentración de portadores de carga; Detalles de cuerpos semiconductores o de sus electrodos (H01L 31/00 - H01L 47/00, H01L 51/05 tienen prioridad; otros detalles de los cuerpos semiconductores o de sus electrodos H01L 23/00; consistentes en una pluralidad de componentes de estado sólido formados en o sobre un sustrato común H01L 27/00). › caracterizados por su forma; caracterizado por las formas, las dimensiones relativas o las disposiciones de las regiones semiconductoras.
- H01L29/76 H01L 29/00 […] › Dispositivos unipolares.
- H01L29/788 H01L 29/00 […] › de puerta flotante.
PDF original: ES-2526530_T3.pdf
Fragmento de la descripción:
Memoria dinámica basada en un almacenamiento de un solo electrón.
Campo de la invención
La presente invención se refiere al campo de los dispositivos de semiconductores y, en particular, a estructuras de almacenamiento de carga de dispositivos de memoria.
Antecedentes de la invención
Una celda de una memoria dinámica de acceso aleatorio (DRAM) comprende típicamente un condensador de almacenamiento de carga (o condensador para celdas) acoplado a un dispositivo de acceso, tal como un Transistor de Efecto de Campo Metal-Óxido-Semiconductor (MOSFET). El MOSFET aplica o elimina carga en el condensador, lo cual influye en el estado lógico definido por la carga almacenada. En general, las condiciones de las operaciones de la DRAM, tales como voltaje de funcionamiento, tasa de fuga y frecuencia de refresco, exigirán que el condensador almacene una cierta carga mínima. En la tendencia continuada hacia una capacidad de memoria mayor, la densidad de compactación de las celdas de almacenamiento se debe incrementar, aunque cada una de ellas debe mantener niveles de capacidad requeridos para un área respectiva de celdas de memoria. Por consiguiente, está resultando extremadamente difícil producir un condensador con una capacidad de almacenamiento relativamente alta en el área disponible de celdas de memoria.
Con vistas a una miniaturización adicional de los dispositivos electrónicos, se han introducido componentes de un solo electrón, en los cuales los procesos de conmutación se efectúan con electrones individuales. De esta manera, se han dado a conocer técnicas para sistemas de memoria en tecnología de silicio basada en (1) atrapar electrones individuales en inclusiones de silicio en el óxido de puerta de los transistores; (2) atrapar electrones en trampas o defectos puntuales en el óxido de puerta; (3) atrapar electrones en los granos de polisilicio en transistores de película fina; o (4) atrapar electrones individuales en regiones de potencial mínimo en una película ultra-fina de silicio dotado de rugosidad en material aislante. No obstante, la mayoría de estas técnicas conlleva la tunelización de electrones a través de óxidos finos, lo cual a su vez requiere campos eléctricos elevados en dichos óxidos. Estos campos eléctricos tan elevados deterioran los óxidos y otorgan solamente un número limitado de tiempos de ciclos de memoria, típicamente del orden de 13 veces. Otras técnicas de un solo electrón conllevan el atrapamiento de electrones en granos de polisilicio formados en dispositivos de película fina, aunque este proceso resulta difícil de controlar puesto que la aparición de rugosidad de polisilicio para formar los granos se produce de manera aleatoria.
Por consiguiente, existe una necesidad de un método mejorado de formación de dispositivos de un solo electrón usados en la fabricación de IC. Existe también una necesidad de dispositivos de memoria de un solo electrón de alta densidad con canales de conducción y áreas de almacenamiento que sean reproducibles fácilmente y que no se produzcan de una manera aleatoria, así como un método para fabricar dichos dispositivos de memoria.
Park, G. et al., "A Nano-Structure Memory with Silicon on Insulator Edge Channel and a Nano Dot", Jpn. J. Appl. Phys. Vol. 37 (1998) págs. 7.19 a 7.192, describe una memoria con nano-estructura que usa canales de bordes y no puntos de silicio sobre aislante (SOI). La anchura del canal de borde se determinó por el grosor de la capa rebajada de silicio superior de la oblea de SOI, y el tamaño del nanopunto de la pared lateral se determinó mediante ataque químico con iones reactivos (RIE) y litografía por haz de electrones.
Shi, Y. et al., "Characteristics of Narrow Channel MOSFET Memory Based on Silicon Nanocrystals", Extended Abstracts ofthe 1998 International Conference on Solid State Devices and Materials, Hiroshima, 1998, págs. 172 a 173, describe una memoria MOSFET con puerta flotante basada en nanocristales de silicio en un canal muy estrecho.
Breve sumario de la invención
Según un primer aspecto de la presente invención, se proporciona una celda de memoria tal como se expone en la reivindicación 1.
De acuerdo con un segundo aspecto de la presente invención, se proporciona un método de formación de un dispositivo de semiconductor según se expone en la reivindicación 9.
En las reivindicaciones dependientes se definen formas de realización preferidas.
Ventajas adicionales de la presente invención se pondrán más claramente de manifiesto a partir de la descripción detallada y de los dibujos adjuntos, que ilustran formas de realización ejemplificativas de la invención.
Breve descripción de los dibujos
La Figura 1 ilustra una vista en sección transversal de una parte de un dispositivo de semiconductor en el cual está formada una estructura sublitográfica con bordes delimitados.
La Figura 2 ¡lustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 1.
La Figura 3 ¡lustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 2.
La Figura 4 ¡lustra una vista tri-dimensional superior del dispositivo de la Figura 3.
La Figura 5 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 4.
La Figura 6 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 5.
La Figura 7 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 6.
La Figura 8 ilustra una vista en sección transversal del dispositivo de la Figura 1 en una fase de procesado subsiguiente a la mostrada en la Figura 7.
La Figura 9 ilustra una vista en sección transversal de una parte de un dispositivo de DRAM de un solo electrón, en el cual se han formado estructuras con bordes delimitados, según un método de la presente invención.
La Figura 1 ilustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 9.
La Figura 11 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 1.
La Figura 12 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 11.
La Figura 13 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 12.
La Figura 14 ¡lustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 13.
La Figura 15 ilustra una vista superior del dispositivo de la Figura 14.
La Figura 16 ilustra una vista superior del dispositivo de la Figura 15 en una fase de procesado subsiguiente a la mostrada en la Figura 15.
La Figura 17 ilustra una vista en sección transversal del dispositivo de la Figura 16, tomada según la línea 17-17.
La Figura 18 ilustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 17.
La Figura 19 ilustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 18.
La Figura 2 ilustra una vista parcial en sección transversal del dispositivo de la Figura 19.
La Figura 21 ilustra una vista en sección transversal del dispositivo de la Figura 9 en una fase de procesado subsiguiente a la mostrada en la Figura 19.
La Figura 22 ilustra una vista superior del dispositivo de la Figura 21.
La Figura 23 ilustra una vista superior a 9 grados del dispositivo de la Figura 22.
La Figura 24 ilustra una vista superior del dispositivo de la Figura 21 en una fase de procesado subsiguiente a la mostrada en la Figura 23.
La Figura 25 ilustra una vista superior del dispositivo de la Figura 21 en una fase de procesado subsiguiente a la mostrada en la Figura 24.
La Figura 26 ilustra una vista en sección transversal del dispositivo de la Figura 25, tomada según la línea 26-26.
La Figura 27 una vista en sección transversal del dispositivo de la Figura 25 en una fase de procesado subsiguiente a la mostrada en la Figura 26.
La Figura 28 ilustra una vista en sección transversal del dispositivo de la Figura 25, tomada según la línea 28-28.
La Figura... [Seguir leyendo]
Reivindicaciones:
1. Celda de memoria, que comprende:
una región de canal (87) situada entre una región de fuente (93) y una región de drenaje (95), estando formadas dicha región de fuente (93) y dicha región de drenaje (95) dentro de un sustrato de semiconductor dopado (5), y caracterizada por que comprende:
dos regiones de potencial mínimo (89) en el sustrato de semiconductor (5),
siendo cada una de dichas regiones de potencial mínimo (89) una región del sustrato de semiconductor, en la cual el dopante está ausente, siendo cada una de las regiones de potencial mínimo capaz de almacenar por lo menos un portador de carga;
estando cada una de dichas regiones de potencial mínimo (89) lateralmente dispuesta con respecto a los lados opuestos de dicha región de canal (87) y sobre los mismos, y entre dicha región de fuente (93) y dicha región de drenado (95);
comprendiendo la celda además una estructura de puerta (9) formada sobre dicha región de canal (87) y dichas regiones de potencial mínimo (89).
2. Celda de memoria según la reivindicación 1, en la que dicha región de canal (87) es una región de canal de conducción para almacenar por lo menos un portador de carga.
3. Celda de memoria según la reivindicación 1, en la que dicha región de canal (87) tiene una anchura de 1 nanómetros y una longitud de 1 nanómetros.
4. Celda de memoria según la reivindicación 1, en la que cada una de dichas regiones de potencial mínimo (87) tiene una anchura de 2 nanómetros y una longitud de 2 nanómetros.
5. Celda de memoria según la reivindicación 1, en la que cada una de dichas regiones de potencial mínimo (87) está separada con respecto a dicha región de canal por 1 nanómetros.
6. Celda de memoria según la reivindicación 1, en la que dicho sustrato de semiconductor (5) es un sustrato de silicio.
7. Estructura de transistor de circuito integrado (99), que comprende la celda de memoria según cualquiera de las reivindicaciones 1 a 6.
8. Sistema (4) basado en un procesador, que comprende un procesador (444), un circuito (448) que comprende cualquiera de las celdas de memoria de las reivindicaciones 1 a 6, estando dicho circuito (448) acoplado a dicho procesador (444).
9. Método de formación de un dispositivo de semiconductor, que comprende:
formar por lo menos una región de canal (87) entre una región de fuente (93) y una región de drenaje (95) de un sustrato de semiconductor (5), y caracterizado por que comprende:
formar por lo menos dos regiones de potencial mínimo (89) en el sustrato de semiconductor (5), estando cada una de dichas regiones de potencial mínimo (89) lateralmente dispuesta con respecto a los lados opuestos de dicha región de canal (87) y sobre los mismos, y entre dicha región de fuente (93) y dicha región de drenaje (95), siendo cada una de dichas regiones de potencial mínimo (89) capaces de almacenar por lo menos un portador de carga,
comprendiendo la formación de dichas regiones de potencial mínimo (89) asimismo formar por lo menos dos estructuras de polisilicio (85) entre dicha región de fuente (93) y dicha región de drenaje (95) y posteriormente, dopar dicho sustrato de semiconductor (5) usando dichas por lo menos dos estructuras de polisilicio (85) a modo de máscara.
1. Método según la reivindicación 9, en el que la formación de dicha región de canal (87) comprende además la acción de formar una tercera estructura de polisilicio (65) entre dicha región de fuente (93) y dicha región de drenaje (95) antes de dopar el sustrato de semiconductor (5); actuando la tercera estructura de polisilicio (65) a modo de máscara durante el dopaje del sustrato de semiconductor.
11. Método según la reivindicación 1, en el que la formación de la tercera estructura de polisilicio (65) comprende asimismo formar una primera capa de polisilicio (62) sobre un primer islote de nitruro de silicio (6) formado sobre dicho sustrato de semiconductor (5).
12. Método según la reivindicación 11, en el que la formación de la tercera estructura de polisilicio (65) comprende además atacar químicamente de manera direccional material de polisilicio de dicha primera capa de polisilicio (62).
13. Método según la reivindicación 12, en el que la formación de la tercera estructura de polisilicio (65) comprende además eliminar dicho primer islote de nitruro de silicio (6).
14. Método según la reivindicación 1, en el que la tercera estructura de polisilicio (65) tiene una anchura de 1 nanómetros y una longitud de 1 nanómetros.
15. Método según la reivindicación 1, en el que el dopaje de dicho sustrato de semiconductor (5) incluye implantación de iones.
16. Método según la reivindicación 15, en el que dicha implantación de iones es una implantación de boro.
17. Método según la reivindicación 15, en el que la formación de dicha por lo menos una región de canal (87) comprende además eliminar la tercera estructura de polisilicio (65) después de dicha implantación de iones.
18. Método según la reivindicación 9, en el que la formación de dichas por lo menos dos estructuras de polisilicio (85) comprende además formar una segunda capa de polisilicio (74) sobre un segundo islote de nitruro de silicio (72) formado sobre dicho sustrato de semiconductor (5).
19. Método según la reivindicación 18, en el que la formación de dichas por lo menos dos estructuras de polisilicio (85) comprende además atacar químicamente de manera direccional material de polisilicio de dicha segunda capa de polisilicio (74).
2. Método según la reivindicación 19, en el que la formación de dichas por lo menos dos estructuras de polisilicio (85) comprende además eliminar dicho segundo Islote de nitruro de silicio (72).
21. Método según la reivindicación 9, en el que cada una de dichas estructuras de polisilicio (85) tiene una anchura de 2 nanómetros y una longitud de 2 nanómetros.
22. Método según la reivindicación 9, en el que el dopaje de dicho sustrato de semiconductor (5) incluye implantación de iones.
23. Método según la reivindicación 22, en el que dicha implantación de iones es una implantación de boro.
24. Método según la reivindicación 22, en el que la formación de dichas regiones de potencial mínimo (89) comprende además eliminar dichas por lo menos dos estructuras de polisilicio (85) después de dicha implantación de iones.
25. Método según la reivindicación 9, en el que cada una de dichas regiones de potencial mínimo (89) está desplazada con respecto a dicha región de canal (87) por una distancia de 1 nanómetros.
26. Método según la reivindicación 9, que comprende además formar una capa de óxido (91) sobre dicha región de canal (87) y dichas regiones de potencial mínimo (89).
27. Método según la reivindicación 9, que comprende además formar una estructura de puerta (9) sobre dicha región de canal (87) y dichas regiones de potencial mínimo (89).
28. Método según la reivindicación 9, que comprende además formar un dispositivo de memoria de un solo electrón que incluye dicha región de canal (87) y dichas regiones de potencial mínimo (89).
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