Lógica programable por software utilizando dispositivos magnetorresistivos de par de transferencia de espín.

Una formación lógica programable, que comprende

una pluralidad de dispositivos (210) de empalme de túnel magnético,

MTJ, de par de transferencia deespín, dispuestos en una formación; y

una pluralidad de fuentes programables (512, 514) acopladas con los correspondientes dispositivos MTJ(210) para cambiar la polaridad de una capa libre de cada dispositivo MTJ (210),

caracterizada porque:

un primer grupo de los dispositivos MTJ (210) están dispuestos en columnas y filas de un plano (220) deentrada,

un segundo grupo de los dispositivos MTJ (210) están dispuestos en al menos una columna de un plano(240) de salida, y el plano (220) de entrada y el plano (240) de salida están combinados para formar unafunción lógica basada en las polaridades relativas de las capas libres de los dispositivos MTJ (210) en elplano (220) de entrada y los dispositivos MTJ (210) en el plano (240) de salida.

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E12160348.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121-1714 ESTADOS UNIDOS DE AMERICA.

Inventor/es: KANG,Seung H, CHUA-EOAN,LEW G, NORWAK,MATTHEW MICHAEL.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • G11C11/16 FISICA.G11 REGISTRO DE LA INFORMACION.G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › G11C 11/00 Memorias digitales caracterizadas por la utilización de elementos de almacenamiento eléctricos o magnéticos particulares; Elementos de almacenamiento correspondientes (G11C 14/00 - G11C 21/00 tienen prioridad). › que utilizan elementos en los que el efecto de almacenamiento está basado en el efecto de spin magnético.
  • H03K19/177 ELECTRICIDAD.H03 CIRCUITOS ELECTRONICOS BASICOS.H03K TECNICA DE IMPULSO (medida de las características de los impulsos G01R; modulación de oscilaciones sinusoidales por impulsos H03C; transmisión de información digital, H04L; circuitos discriminadores de detección de diferencia de fase entre dos señales de conteo o integración de ciclos de oscilación H03D 3/04; control automático, arranque, sincronización o estabilización de generadores de oscilaciones o de impulsos electrónicos donde el tipo de generador es irrelevante o esta sin especificar H03L; codificación, decodificación o conversión de código, en general H03M). › H03K 19/00 Circuitos lógicos, es decir, teniendo al menos dos entradas que actúan sobre una salida (circuitos para sistemas de computadores que utilizan la lógica difusa G06N 7/02 ); Circuitos de inversión. › dispuestos en forma matricial.

PDF original: ES-2434316_T3.pdf

 


Fragmento de la descripción:

Lógica programable por software utilizando dispositivos magnetorresistivos de par de transferencia de espín Campo de la Divulgación Las realizaciones de la invención están relacionadas con una formación de lógica programable (PLA) o una formación de puertas programable in-situ (FPGA) . Más específicamente, las realizaciones de la invención están relacionadas con una PLA, una FPGA o una lógica programable por software que usa tecnología de memoria de acceso aleatorio magnetorresistiva de par de transferencia de espín.

Antecedentes Una formación de puertas programable in-situ es un dispositivo semiconductor, que incluye componentes lógicos programables denominados “bloques lógicos” e interconexiones programables. Los bloques lógicos se pueden programar para llevar a cabo la función de puertas lógicas básicas, tales como AND y XOR, o funciones combinatorias más complejas, tales como descodificadores o funciones matemáticas simples. En la mayoría de las FPGA, los bloques lógicos también incluyen elementos de memoria, que pueden ser sencillos circuitos biestables o bloques más completos de memorias. Una jerarquía de interconexiones programables permite que los bloques lógicos sean interconectados, según las necesidades, por el diseñador del sistema. Después de fabricar la FPGA, el diseñador del sistema puede usar la programación para implementar muchas funciones lógicas diferentes, haciendo de este modo que el dispositivo sea “programable in-situ”.

Una PLA es similar a una FPGA, salvo que la PLA es modificada, o “programada”, en la etapa de fabricación de los circuitos integrados, por cambios en una o dos máscaras. Como se describe en la patente estadounidense nº 5.959.465, una PLA que tiene elementos de memoria EPROM ultrarrápida está generalmente compuesta por dos planos lógicos, un plano de entrada y un plano de salida. Cada plano recibe entradas que se aplican a terminales de puerta de transistores dentro del plano lógico, y proporciona salidas a nodos de salida. Las entradas al plano de entrada son las entradas a la PLA. Las salidas del plano de entrada son nodos intermedios. Las entradas al plano de salida están conectadas con los nodos intermedios. Las salidas del plano de salida son las salidas de la PLA. El plano de entrada pueden proporcionar una función AND y el plano de salida puede proporcionar una función OR. Alternativamente, ambos planos pueden proporcionar una función NOR. Estas funciones están definidas por el tipo y la conectividad de los transistores usados y las señales aplicadas a sus puertas. La configuración NOR-NOR tiene ventajas particulares en cuanto a que es la más sencilla de implementar en la lógica de CMOS. Las etapas NOR tienen un cierto número de transistores idéntico al número de entradas conectadas en paralelo. El añadido de transistores paralelos adicionales para asimilar entradas adicionales no afecta a la velocidad operativa de la etapa.

La patente estadounidense 6.876.228 describe una FPGA con elementos magnéticos de almacenamiento, o células de memoria, conocidos como Memorias magnetorresistivas de acceso aleatorio (MRAM) . La información de conexión se escribe en los elementos magnéticos de almacenamiento. La información de conexión se introduce en serie y se almacena en registros de desplazamiento, que corresponden a los elementos magnéticos de almacenamiento. Cuando se enciende la alimentación, la información de conexión almacenada en los elementos magnéticos de almacenamiento es bloqueada por los elementos de cierre, y es emitida a los circuitos de conmutación para interconectar los bloques lógicos de la FPGA.

La memoria magnetorresistiva de acceso aleatorio (MRAM) es una tecnología de memoria no volátil que tiene tiempos de respuesta (lectura / escritura) comparables con la memoria volátil. Contrariamente a las tecnologías de RAM convencionales que almacenan datos como cargas eléctricas o flujos de corriente, la MRAM usa elementos magnéticos. Como se ilustra en las figuras 1A y 1B, un elemento 105 de almacenamiento de empalme de túnel magnético (MTJ) se puede formar a partir de dos capas magnéticas 10 y 30, cada una de las cuales puede contener un campo magnético, separadas por una capa aislante 20 (barrera de túnel) . Una de las dos capas (por ejemplo, la capa fija 10) está fijada en una polaridad específica. La polaridad 32 de la otra capa (p. ej., la capa libre 30) es libre de cambiar para coincidir con la de un campo externo que pueda aplicarse. Un cambio en la polaridad 32 de la capa libre 30 cambiará la resistencia del elemento 105 de almacenamiento de MTJ. Por ejemplo, cuando las polaridades están alineadas, Fig. 1A, existe un estado de baja resistencia. Cuando las polaridades no están alineadas, Fig. 1B, entonces existe un estado de alta resistencia. La ilustración del MTJ 105 se ha simplificado y los expertos en la técnica apreciarán que cada capa ilustrada puede comprender una o más capas de materiales, como es conocido en la técnica.

El documento “Integration of Spin-RAM technology in FPGA circuits” [“Integración de tecnología de RAM-Espín en circuitos de FPGA”] (ZHAO W et al, 1 de octubre de 2006, ISBN: 978-1-4244-0160-4) describe un circuito de FPGA no volátil basado en tecnología de RAM-Espín. En este diseño de FPGA no volátil, los Empalmes de Túnel Magnético son usados como elementos de almacenamiento, y un sencillo amplificador sensor basado en memoria SRAM acopla dos MTJ por bit.

Resumen Las realizaciones ejemplares de la invención están dirigidas a sistemas, circuitos y procedimientos para lógica programable por software que usen tecnología magnetorresistiva de par de transferencia de espín.

Los aspectos de la invención están expuestos en las reivindicaciones independientes adjuntas.

Un ejemplo incluye una formación lógica programable, que comprende una pluralidad de dispositivos de empalme de túnel magnético (MTJ) de par de transferencia de espín, dispuestos en una formación; y una pluralidad de fuentes programables acopladas con los correspondientes dispositivos de MTJ para cambiar la polaridad de una capa libre de cada dispositivo de MTJ; en la cual un primer grupo de los dispositivos de MTJ están dispuestos en un plano de entrada, en la cual un segundo grupo de los dispositivos de MTJ están dispuestos en un plano de salida, y en la cual el plano de entrada y el plano de salida están combinados para formar una función lógica basada en las polaridades relativas de la capa libre de cada dispositivo de MTJ.

Otro ejemplo incluye un procedimiento para implementar lógica en una formación que comprende: programar cada uno entre una pluralidad de dispositivos de empalme de túnel magnético (MTJ) de par de transferencia de espín, dispuestos en una formación en un estado de resistencia alta o baja, en el cual cada dispositivo de MTJ está programado por una primera fuente programable acoplada con un sector de capa libre de un dispositivo de MTJ seleccionado y una fuente programable acoplada con una capa fija del dispositivo de MTJ seleccionado; disponer un primer grupo de los dispositivos de MTJ en columnas y filas de un plano de entrada; disponer un grupo de los dispositivos de MTJ en al menos una columna en un plano de salida, en donde las salidas de cada fila están acopladas con los dispositivos de MTJ en dicha al menos una columna; y determinar una función lógica basada en las resistencias relativas de cada dispositivo de MTJ.

Breve descripción de los dibujos Los dibujos adjuntos se presentan para ayudar en la descripción de las realizaciones de la invención y se proporcionan solamente como ilustración de las realizaciones, y no como limitación de las mismas.

Las Figs. 1A y 1B son ilustraciones de elementos de almacenamiento de empalme de túnel magnético (MTJ) y sus estados relacionados. Las Figs. 1C y 1D son ilustraciones de células de bits de memoria de acceso aleatorio magnetorresistiva de par de transferencia de espín (STT-MRAM) . La Fig. 2 es una ilustración de una lógica programable por software que tiene un plano de entrada AND y un plano de salida OR que usa tecnología magnetorresistiva de par de transferencia de espín. La Fig. 3A es una ilustración de lógica programable por software que tiene un plano de entrada NOR y un plano de salida NOR. La Fig. 3B es una ilustración de una implementación a nivel de puerta de la lógica programable NOR – NOR. La Fig. 4A es una ilustración esquemática de filas de la formación de la Fig. 3 que usa tecnología magnetorresistiva de par de transferencia de espín. La Fig. 4B es una ilustración de un circuito equivalente del esquema de la Fig. 4A. La Fig. 5 es una ilustración de la programación de las células... [Seguir leyendo]

 


Reivindicaciones:

1. Una formación lógica programable, que comprende una pluralidad de dispositivos (210) de empalme de túnel magnético, MTJ, de par de transferencia de espín, dispuestos en una formación; y una pluralidad de fuentes programables (512, 514) acopladas con los correspondientes dispositivos MTJ

(210) para cambiar la polaridad de una capa libre de cada dispositivo MTJ (210) ,

caracterizada porque:

un primer grupo de los dispositivos MTJ (210) están dispuestos en columnas y filas de un plano (220) de entrada, un segundo grupo de los dispositivos MTJ (210) están dispuestos en al menos una columna de un plano (240) de salida, y el plano (220) de entrada y el plano (240) de salida están combinados para formar una función lógica basada en las polaridades relativas de las capas libres de los dispositivos MTJ (210) en el plano (220) de entrada y los dispositivos MTJ (210) en el plano (240) de salida.

2. La formación lógica programable de la reivindicación 1, que comprende adicionalmente:

un amplificador sensor (250, 310) de salida acoplado con el plano (240) de salida, y configurado para detectar un nivel de voltaje en una columna del plano (240) de salida, y para generar una salida binaria en base a una comparación del nivel de voltaje en la columna del plano (240) de salida con un nivel de voltaje de umbral.

3. La formación lógica programable de la reivindicación 1, en la cual cada dispositivo MTJ (210) contiene un elemento de almacenamiento de MTJ que puede ser programado eléctricamente para un estado de baja resistencia o un estado de alta resistencia, y cada fila en la formación está acoplada con columnas de entrada mediante uno entre la pluralidad de dispositivos MTJ (210) .

4. La formación lógica programable de la reivindicación 3, en la cual una primera columna de entrada es seleccionada en una primera fila, fijando un primer dispositivo MTJ (210) , que acopla la primera fila a la primera columna, en un estado de baja resistencia, y una segunda columna de entrada no es seleccionada en una primera fila, fijando un segundo dispositivo MTJ, que acopla la primera fila a la segunda columna, en un estado de alta resistencia.

5. La formación lógica programable de la reivindicación 4, en la cual una primera fuente programable entre la pluralidad de fuentes programables (512, 514) está acoplada con una columna acoplada con el primer dispositivo MTJ, y una segunda fuente programable entre la pluralidad de fuentes programables está acopladas con una fila acoplada con el primer dispositivo MTJ.

6. La formación lógica programable de la reivindicación 5, en la cual la primera fuente programable y la segunda fuente programable están configuradas para proporcionar una corriente de programación para el primer dispositivo MTJ durante una operación de escritura.

7. La formación lógica programable de la reivindicación 6, en la cual la segunda fuente programable está configurada para proporcionar un sumidero de voltaje durante una operación de lectura.

8. La formación lógica programable de la reivindicación 1, que comprende además,

un controlador MUX (230) acoplado entre el plano (220) de entrada y el plano (240) de salida, en la cual el controlador MUX (230) está configurado para proporcionar una señal de lectura desde una primera fila del plano (220) de entrada a un MTJ del plano (240) de salida.

9. La formación lógica programable de la reivindicación 8, en la cual el controlador MUX (230) comprende:

un amplificador sensor (250, 310) configurado para detectar un nivel de voltaje sobre la primera fila y para generar un voltaje de salida binaria, en base a una comparación del nivel de voltaje en la primera fila con un voltaje de umbral; o una parte de escritura configurada para acoplar el MTJ en el plano (240) de salida con una entre la pluralidad de fuentes programables (512, 514) asociadas al plano (240) de salida.

10. La formación lógica programable de la reivindicación 9, en la cual una entre la pluralidad de fuentes programables (512, 514) está acoplada con una columna acoplada con el MTJ en el plano (230) de salida.

11. Un procedimiento para implementar una lógica en una formación, que comprende:

programar cada uno entre una pluralidad de dispositivos (210) de empalme de túnel magnético, MTJ, de par de transferencia de espín, dispuestos en una formación en un estado de resistencia, bien alta o bien baja, en el cual cada dispositivo MTJ está programado por una primera fuente programable (514) acoplada

con un sector de capa libre de un dispositivo MTJ (210) seleccionado y una fuente programable (512) acoplada con un sector de capa fija del dispositivo MTJ (210) seleccionado; estando el procedimiento caracterizado por: disponer un primer grupo de los dispositivos MTJ (210) en columnas y filas de un plano (220) de entrada; disponer un segundo grupo de los dispositivos MTJ (210) en al menos una columna en un plano (240) de salida, en el que las salidas de cada fila están acopladas con los dispositivos MTJ (210) en dicha al menos una columna; y determinar una función lógica en base a las resistencias relativas del dispositivo MTJ (210) en el plano

(220) de entrada y los dispositivos MTJ (210) en el plano (240) de salida.

12. El procedimiento de la reivindicación 11, que comprende, además:

detectar un nivel de voltaje en una columna del plano (240) de salida usando un amplificador (250, 310) sensor de salida acoplado con el plano (240) de entrada y generar una salida binaria en base a una comparación del nivel de voltaje en la columna del plano (240) de salida con un nivel de voltaje de umbral.

13. El procedimiento de la reivindicación 11, que comprende, además:

acoplar una pluralidad de entradas (X1 a X4) , estando cada entrada acoplada con al menos un dispositivo MTJ (210) en columnas de entrada correspondientes en el plano (220) de entrada; acoplar una pluralidad de dispositivos MTJ (210) de diferentes columnas de entrada con una primera fila en el plano (220) de entrada, en el cual una primera fuente programable de las fuentes programables (512, 524) está acoplada con la fila; generar un voltaje en la primera fila, habilitando la pluralidad de entradas y fijando la primera fuente programable en un estado de voltaje bajo; y generar un voltaje de salida binaria en base a una comparación del voltaje en la primera fila con un voltaje de umbral.

14. El procedimiento de la reivindicación 11, que comprende, además:

acoplar voltajes de salida de filas en el plano (220) de entrada a los correspondientes dispositivos MTJ

(210) en una primera columna en el plano (240) de salida; fijar una fuente programable, acoplada con la primera columna en el plano (240) de salida, en un estado de voltaje bajo para establecer un voltaje en la primera columna de salida; y generar un voltaje de salida binaria para el plano de salida en base a una comparación del voltaje en la primera columna en el plano (240) de salida con un voltaje de umbral.

15. El procedimiento de la reivindicación 11, que comprende, además:

reconfigurar una función lógica realizada por al menos uno entre el plano (220) de entrada y el plano (240) de salida, reprogramando cada uno entre la pluralidad de dispositivos MTJ (210) de par de transferencia de espín, en uno entre el plano (220) de entrada y el plano (240) de salida.

16. El procedimiento de la reivindicación 11, en el cual el primer grupo y el segundo grupo de los dispositivos MTJ

(210) están dispuestos de modo que las salidas de cada fila en el plano (220) de entrada estén acoplados con los dispositivos MTJ (210) en dicha al menos una columna en el plano (240) de salida mediante un controlador (230) de MUX, en donde el controlador (230) de MUX está configurado para proporcionar una señal de lectura desde una primera fila del plano (220) de entrada a un MTJ de dicha al menos una fila del plano (240) de salida.


 

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