CONJUNTO ORDENADO DE PROCESADORES.

Un método para asignar funcionalidad a elementos procesadores (20) en un conjunto ordenado de procesadores,

en el que el conjunto ordenado de procesadores comprende una pluralidad de elementos procesadores (20) dispuestos en un conjunto ordenado de filas y columnas, estando interconectados los elementos procesadores (20) por buses (32, 36, 41-44) que se extienden entre las filas y las columnas y mediante conmutadores (55) situados en las intersecciones de los buses (32, 36, 41-44), en el que, en el funcionamiento de dicha ordenación de procesadores, se transfieren datos durante intervalos de tiempo entre elementos procesadores (20) sobre buses horizontales (32-36) que se extienden entre las filas de elementos procesadores (20) y sobre buses verticales (41-44) que se extienden entre las columnas de elementos procesadores (20), comprendiendo el método: identificar una fila como una fila redundante a la que no se asigna funcionalidad inicialmente, de modo que en el caso en que se encuentre unprimer elemento procesador defectuoso, la funcionalidad puede ser eliminada de la fila que contiene dicho primer elemento de tratamiento, y puede ser asignada a la fila redundante; cuando se asigna funcionalidad a los elementos procesadores, de modo que los datos son programados para ser transferidos durante un primer intervalo de tiempo desde un primer elemento procesador en una primera fila a un segundo elemento procesador en una segunda fila, que es diferente de la primera fila, a través de uno de dichos conmutadores sin usar bus vertical alguno, reservando dicho intervalo de tiempo para transferir dichos datos programados sobre un segmento de un bus vertical que serían usados en el caso de una reasignación de funcionalidad siguiente a una determinación de que dicho primer elemento procesador o dicho segundo elemento procesador estaba averiado.

Tipo: Resumen de patente/invención.

Solicitante: PICOCHIP DESIGNS LIMITED.

Nacionalidad solicitante: Reino Unido.

Dirección: SECOND FLOOR SUITE, RIVERSIDE BUILDINGS, 108 WALCOT STREET,BATH BA1 5BG.

Inventor/es: CLAYDON, ANTHONY PETER JOHN, ROBBINS,WILLIAM, DAVIDSON,MICHAEL, HOWELL,SIMON.

Fecha de Publicación: 16 de Noviembre de 2007.

Fecha Concesión Europea: 9 de Mayo de 2007.

Clasificación PCT:

G06F11/20 FISICA. › G06 CALCULO; CONTEO. › G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N). › G06F 11/00 Detección de errores; Corrección de errores; Monitorización (detección, corrección o monitorización de errores en el almacenamiento de información basado en el movimiento relativo entre el soporte de registro y el transductor G11B 20/18; monitorización, es decir, supervisión del progreso del registro o reproducción G11B 27/36; en memorias estáticas G11C 29/00). › utilizando un enmascaramiento activo del defecto, p. ej. desconectando los elementos debilitados o insertando los elementos de recambio.
G06F15/80 G06F […] › G06F 15/00 Computadores digitales en general (detalles G06F 1/00 - G06F 13/00 ); Equipo de procesamiento de datos en general. › que comprenden un conjunto de unidades de procesamiento con control común, p. ej. varios procesadores de datos de instrucción única (G06F 15/82 tiene prioridad).
G11C29/00 G […] › G11 REGISTRO DE LA INFORMACION. › G11C MEMORIAS ESTATICAS (dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/11597). › Verificación del funcionamiento correcto de memorias; Ensayo de memorias durante su funcionamiento fuera de línea (offline")o en espera ("standby").

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