APARATO DE INTERCONEXION DE ORDENADOR.

APARATO DE INTERCONEXION DE ORDENADOR, PARTICULARMENTE APARATO DE MEMORIA INTERMEDIA PARA INTERCONECTAR UN DISPOSITIVO DE ENTRADA Y UN ORDENADOR

, TENIENDO DICHO ORDENADOR UNA SALIDA DE SEÑAL DE UN PRIMER PULSO PARA INICIAR LA LECTURA DE UN BYTE DE DATOS DE ENTRADA DESDE DICHO APARATO DE ENTRADA POR DICHO DISPOSITIVO DE MEMORIA INTERMEDIA, Y UNA SALIDA DE SEÑAL DE UN SEGUNDO PULSO PARA INICIAR LA RECEPCION DE UN BYTE DE DATOS DESDE DICHO APARATO DE MEMORIA INTERMEDIA POR DICHO ORDENADOR, QUE SE CARACTERIZA POR COMPRENDER: -UN DISPOSITIVO DE BUS DE DATOS; -UN DISPOSITIVO CONTROLADOR QUE INCLUYE UN DISPOSITIVO CONTADOR DE ESCRITURA TENIENDO UNA SALIDA DE DIRECCION DE ESCRITURA INCREMENTADA POR DICHA SALIDA DE SEÑAL DEL PRIMER PULSO, UN DISPOSITIVO CONTADOR DE LECTURA TENIENDO UNA SALIDA DE DIRECCION DE LECTURA INCREMENTADA POR DICHA SALIDA DE SEÑAL DE SEGUNDO PULSO, DISPOSITIVO PARA INICIALIZAR DICHO DISPOSITIVO CONTADOR DE ESCRITURA Y DICHO DISPOSITIVO CONTADOR DE LECTURA CUANDO DICHA SALIDA DE DIRECCION DE ESCRITURA ES IGUAL A DICHA SALIDA DE DIRECCION DE LECTURA, Y UN DISPOSITIVO MULTIPLEXOR TENIENDO COMO ENTRADAS DICHAS SALIDAS DE DIRECCION DE ESCRITURA Y DE LECTURA Y UNA SALIDA DE DIRECCION DE MEMORIA, DICHO DISPOSITIVO MULTIPLEXOR SELECCIONANDO DICHA SALIDA DE DIRECCION DE ESCRITURA COMO DICHA SALIDA DE DIRECCION DE MEMORIA CUANTO ESTA PRESENTE DICHA SALIDA DE SEÑAL DEL PRIMER PULSO, DICHO DISPOSITIVO MULTIPLEXOR SELECCIONANDO DICHA SALIDA DE DIRECCION DE LECTURA COMO DICHA SALIDA DE DIRECCION DE MEMORIA CUANDO ESTA AUSENTE DICHA SALIDA DE SEÑAL DEL PRIMER PULSO; -UN DISPOSITIVO DE MEMORIA INTERMEDIA RECIBIENDO DICHO BYTEDE DATOS DE ENTRADA DE DICHO DISPOSITIVO DE ENTRADA Y ACTIVADO POR DICHA SALIDA DE SEÑAL DEL PRIMER PULSO PARA PONER DICHO BYTE DE DATOS DE ENTRADA RECIBIDO EN DICHO DISPOSITIVODE BUS DE DATOS; -UN DISPOSITIVO DE MEMORIA DE ACCESO ALEATORIO ESTATICA TENIENDO UNA PLURALIDAD DE ESPACIOS DE MEMORIA Y VARIAS LINEAS DE DIRECCION PARA ACCEDER SELECTIVAMENTE A CADA UNO DE DICHOS ESPACIOS DE MEMORIA, RECIBIENDO DICHAS LINEAS DE DIRECCION DICHA SALIDA DE DIRECCION DE MEMORIA DE DICHO DISPOSITIVO MULTIPLEXOR, DICHO DISPOSITIVO DE MEMORIA DE ACCESO ALEATORIO ESTATICA ALMACENANDO DICHO BYTE DE DATOS DE ENTRADA RECIBIDO EN DICHO DISPOSITIVO DE BUS DE DATOS EN UN DICHO ESPACIO DE MEMORIA ACCEDIDO DE ACUERDO A DICHA SALIDA DE DIRECCION DE ESCRITURA CUANDO ESTA PRESENTE DICHA SEÑAL DE PRIMER PULSO, ENVIANDO DICHO DISPOSITIVO DE MEMORIA DE ACCESO ALEATORIO ESTATICA UN BYTE DE DATOS DE SALIDA ALMACENADO EN UN DICHO ESPACIO DE MEMORIA ACCEDIDO DE ACUERDO CON DICHA SALIDA DE DIRECCION DE LECTURA EN DICHO DISPOSITIVO DE BUS DE DATOS CUANDO ESTA AUSENTE DICHA SEÑAL DE PRIMER PULSO; Y, -UN DISPOSITIVO DE MEMORIA INTERMEDIA DE SALIDA ENVIANDO DICHO BYTE DE DATOS DE SALIDA A DICHO ORDENADOR CUANDO ESTA PRESENTE DICHA SALIDA DE SEÑAL DEL SEGUNDO PULSO, RECIBIENDO DICHO DISPOSITIVO DE MEMORIA INTERMEDIA DE SALIDA DICHO BYTE DE DATOS DE SALIDA DE DICHO DISPOSITIVO DE BUS DE DATOS CUANDO NO ESTA PRESENTE NINGUNO DE DICHAS SALIDAS DE SEÑAL DEL PRIMER Y SEGUNDO PULSO.

Tipo: Resumen de patente/invención.

Solicitante: LO, KUN-NAN.

Nacionalidad solicitante: Taiwan, Provincia de China.

Dirección: NO.33, HSIANG-HO RD., LI-LIN TSUN, TAN TSU HSIANG TAICHUNG HSIEN, TAIWAN, E.O,C,.

Fecha de Solicitud: 24 de Febrero de 1992.

Fecha de Publicación: .

Fecha de Concesión: 27 de Enero de 1993.

Clasificación Internacional de Patentes:

  • SECCION G — FISICA > COMPUTO; CALCULO; CONTEO > TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores... > G06F13/00 (Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16))
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