CIP-2021 : H03K 23/50 : utilizando circuitos desconectadores biestables a reacción (H03K 23/42 - H03K 23/48 tienen prioridad).
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H ELECTRICIDAD.
H03 CIRCUITOS ELECTRONICOS BASICOS.
H03K TECNICA DE IMPULSO (medida de las características de los impulsos G01R; modulación de oscilaciones sinusoidales por impulsos H03C; transmisión de información digital, H04L; circuitos discriminadores de detección de diferencia de fase entre dos señales de conteo o integración de ciclos de oscilación H03D 3/04; control automático, arranque, sincronización o estabilización de generadores de oscilaciones o de impulsos electrónicos donde el tipo de generador es irrelevante o esta sin especificar H03L; codificación, decodificación o conversión de código, en general H03M).
H03K 23/00 Contadores de impulsos que comprenden cadenas de cómputo; Divisores de frecuencia que comprenden cadenas de cómputo (H03K 29/00 tiene prioridad).
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CIP2021: Invenciones publicadas en esta sección.
CIRCUITERIA DE CONTADOR SINCRONO DE ALTA VELOCIDAD.
(16/10/2001). Solicitante/s: RAYTHEON COMPANY. Inventor/es: CHINN, GREGSON D., ODA, DWIGHT N.
LAS ETAPAS DEL REGISTRO CONTADOR DIGITAL RCR G(N) ESTAN CONSTRUIDAS COMO REGISTROS MUX DE DOS A UNO, QUE EMPLEA UNA ETAPA MULTIPLEXORA QUE TIENE TRES ENTRADAS (S0,I0,I1) Y UNA SALIDA CONECTADA A LA ENTRADA DE LA SEÑAL DEL CONMUTADOR (D) DE UN BASCULADOR TIPO D , CUYA SALIDA Q COMPRENDE UNA PRIMERA ENTRADA (I1) PARA LA ETAPA DEL MULTIPLEXOR . UN BUFFER INVERSOR QUE ESTA ASOCIADO CON CADA ETAPA DEL REGISTRO (RCRG (N)) Y TIENE UNA ENTRADA CONECTADA A LA SALIDA (Q) DE DICHO BASCULADOR TIPO D Y UNA SALIDA CONECTADA A LA SEGUNDA ENTRADA (I0) DE LA ETAPA DEL MULTIPLEXOR (RCRG (N)) Y ALIMENTA HACIA ADELANTE A UNA PUERTA NOR ASOCIADA CON CADA ETAPA DEL REGISTRO SUBSECUENTE (RCNG(N)).
"APARATO DIVISOR DE FRECUENCIA PROGRAMABLE".
(16/06/1994). Ver ilustración. Solicitante/s: NIHON MUSEN KABUSHIKI KAISHA. Inventor/es: YAMASHITA, KAZUO, ADACHI, NOBUYUKI, INOUE, AKIHARU.
APARATO DIVISOR DE FRECUENCIA PROGRAMABLE CON UNA RED DIVISORA DE FRECUENCIA CON VARIAS ETAPAS DIVISORAS DE FRECUENCIAS PROGRAMABLES CONECTADAS EN CASCADA QUE DIVIDEN POR DOS Y TRES LA FRECUENCIA DE UN IMPULSO DE RELOJ BASADA EN UN NIVEL LOGICO DE UNA SEÑAL DE ENTRADA PREFIJADA USADA PARA CAMBIAR UNA RELACION VARIABLE DE DIVISION, Y MEDIOS DE PUERTA LOGICA PARA DETERMINAR SI CADA SALIDA DE ETAPA SE LLEVA O NO A CONFIGURACION PREDETERMINADA, Y SE INTRODUCE UNA SEÑAL DE INSTRUCCION PARA TOMAR UNA DECISION RESPECTO AL INCREMENTO EN (+1) DE LA RELACION DE DIVISION, PARA GENERAR LA SALIDA DE UN NIVEL LOGICO, HACIENDO QUE. UNA ETAPA EQUIVALENTE A UNA PRIMERA ETAPA, DIVIDA POR TRES LA FRECUENCIA DEL IMPULSO DE RELOJ SI SE DETERMINA QUE ES POSITIVO EN LA DETECCION ANTE RIOR, Y LA SALIDA DE LOS MEDIOS SE SUMINISTRA A LA ETAPACORRESPONDIENTE A LA PRIMERA PARA SELECCIONAR UNA RELACION DE DIVISION DE N Y (N+1).
