CIP-2021 : G11C 15/00 : Memorias digitales en las que la información, que tiene una o más partes características,
es escrita en la memoria o es leída por medio de la búsqueda de una o varias de estas partes características, es decir, memorias asociativas o memorias direccionable por su contenido.
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G11C 15/02 · que utilizan elementos magnéticos.
G11C 15/04 · que utilizan elementos semiconductores.
G11C 15/06 · que utilizan elementos criogénicos.
CIP2021: Invenciones publicadas en esta sección.
SISTEMA DE MEMORIA ASOCIATIVA BASADA EN LA ABSTRACCIÓN DIAGRAMÁTICA DE CONTENIDOS ESPECIFICADOS COMO ESTRUCTURAS ATRIBUTO-VALOR.
(17/11/2016) Se presenta un sistema de memoria asociativa para guardar, reconocer y retribuir contenidos representados como estructuras Atributo-Valor, donde dichas estructuras son también los índices para acceder directamente a la memoria. Dichos contendidos consisten en imágenes visuales o acústicas u otras informaciones representadas como funciones discretas con dominios finitos, o familias de funciones o abstracciones finitas. La información se almacena en una retícula rectangular de manera paramétrica para m atributos con n valores. Cada estado de la retícula representa un contenido o una abstracción y tiene un descriptor único y una entropía asociada, cuyas definiciones son también parte de la presente solicitud. El mecanismo se basa en las operaciones de (a)…
Sistema y método de lectura y escritura de una memoria digital.
(23/10/2015) Sistema y método de lectura y escritura de una memoria digital que permite acelerar la localización de uno o más datos que se desean buscar segmentando dicha memoria digital en una pluralidad de segmentos que son leídos en paralelo. Cada segmento está conectado a, al menos, un comparador a través de al menos un puerto de lectura , permitiendo implementar topologías con múltiples puertos de lectura y/o con múltiples búsquedas simultáneas mediante múltiples bancos de comparadores .
MEJORAS EN EL SEGUIMIENTO DE LA MIRADA EN UN COMPROBADOR DE CAMPO VISUAL.
(16/03/2005) ES DESCRITO UN APARATO TESTADOR DE CAMPO Y EL METODO EN EL CUAL EL MOVIMIENTO GRADUAL DEL ACOPADO DE BARBILLA QUE SOPORTA LA CABEZA PARA MANTENER UNA RELACION CENTRADA ENTRE EL OJO QUE ES TESTADO Y LA ESTRUCTURA DE LENTES GRADUADAS QUE SUJETAN LA PRESCRIPCION REQUERIDA PARA LA VISION OPTIMA DEL PACIENTE. DURANTE EL TEST, ESTA PROVISTA UNA ILUMINACION ALTERNANTE EN EL INFRARROJO ENTRE UNA REFLEXION CORNEAL CENTRAL Y UNA FUENTE QUE ILUMINA EL IRIS QUE IMPARTE UNA IMAGEN DE IRIS CIRCULAR DE BRILLO DE CONTRASTE ALTO RODEANDO UNA PUPILA OSCURA CENTRAL. LAS MEMORIAS DIRECCIONABLES DE CONTENIDO SON USADAS PARA DELINEAR AREAS DE CAMBIO DE CONTRASTE PARA EL ANALISIS DEL MICROPROCESADOR ABREVIADO Y RAPIDO DE LAS IMAGENES RAM CONVENCIONALES. AMBAS, LA IMAGEN DE REFLEXION CORNEAL - QUE…
ALMACEN DE MEMORIA DIRECCIONABLE.
(16/10/1997). Solicitante/s: ADVANCED MICRO DEVICES INC.. Inventor/es: YOSHIDA, HIROSHI, CHUANG, PATRICK T., YAU, ROBERT L., WANG, MOON-YEE.
UN SISTEMA DE MEMORIA DIRECCIONABLE INCLUYE UNA LINEA DE CELULAS DE MEMORIA DISPUESTAS EN FILAS Y COLUMNAS EN UN ALMACEN DE CELULAS DE N BITS POR M PALABRAS, CON N BITS POR PALABRA, Y UN BUS IÑO QUE TIENE UNA CAPACIDAD DE S BITS, SIENDO N UN MULTIPLO DE S, UN MODO GENERADOR PARA GENERAR UN CONJUNTO DE COMANDOS, QUE INCLUYEN UN COMANDO DE ESCRITURA, OTRO DE LECTURA, Y OTRO DE LECTURA DEL ESTADO, QUE SE CODIFICAN EN S BITS O MENOS, Y MEDIOS DE MULTIPLEXION PARA SUMINISTRAR LOS COMANDOS SELECCIONADOS DE LOS COMANDOS DEL BUS IÑO.
CELDA PARA EL ALMACENAMIENTO DE BITS.
(01/06/1994). Solicitante/s: CARLSTEDT ELEKTRONIK AB. Inventor/es: CARLSTEDT, LARS, GUNNAR.
EL INVENTO SE DESCRIBE COMO UNA CELULA DE UN BIT DE MEMORIA MUY RAPIDA PARA SER REALIZADA CON TECNICAS VLSI. SE PUEDEN EMPAQUETAR MUCHAS DE ESTAS CELULAS DE BIT DE MANERA MUY DENSA. LA CELULA DE BIT COMPRENDE: UN CIRCUITO DE CELULA ( T1, T2, L1, L2, D1, D2; T1, T2, I1, I2, D1, D2) EN EL QUE SE ALMACENA UN VALOR DE BIT, SIENDO DICHO VALOR O "VERDADERO" O "FALSO"; UNA PRIMERA CONEXION (VCC) QUE PROPORCIONA CONSTANTEMENTE UN SUMINISTRO DE VOLTAJE, UNA SEGUNDA, TERCERA Y CUARTA CONEXION ( ACC, D, D*) CADA UNA DE LAS CUALES ES INICIALIZABLE EN DISTINTOS ESTADOS DE CONTROL; EL CIRCUITO DE CELULA MENCIONADO ES DE TAL FORMA QUE CADA COMBINACION DE DICHOS ESTADOS DE CONTROL EN LAS CONEXIONES SEGUNDA, TERCERA Y CUARTA INICIALIZA LA CELULA DE MEMORIA DE BIT EN UN ESTADO UNICO DE ENTRE UN CONJUNTO DE ESTADOS FUNCIONALES.
(16/05/1994) SE PROPORCIONA UN PROCESADOR DE REDUCCION, EL CUAL SE CONTROLA MEDIANTE UN PROGRAMA QUE TIENE UNA ESTRUCTURA Y QUE ESTA ADAPTADO DE MANERA QUE REDUZCA DICHA ESTRUCTURA EN UN NUMERO DE PASOS DE REDUCCION QUE COMPRENDEN DISTINTOS TIPOS DE REDUCCIONES. UN PROCESADOR DE PRIMER ORDEN DE ESTA CLASE INCLUYE UN ALMACENAMIENTO ACTIVO QUE SE COMPONE DE: A) UNA MULTITUD DE CELULAS DE ALMACENAMIENTO ACTIVAS , CADA UNA CAPAZ DE ALMACENAR INFORMACION, QUE PUDIERA DAR LUGAR A UNA REDUCCION. B) UNA RED DE COMUNICACION QUE TRANSMITE EL RESULTADO DE CADA REDUCCION A TODAS LAS CELULAS QUE TENGAN CONEXIONES CON DICHO RESULTADO. EL PROCESADOR INCLUYE MEDIOS DE CONTROL COMUNES A TODAS LAS CELULAS DE ALMACENAMIENTO. PREFERIBLEMENTE,…
MATRIZ DE MEMORIA DIRECCIONABLE.
(01/01/1994). Solicitante/s: ADVANCED MICRO DEVICES INC.. Inventor/es: YOSHIDA, HIROSHI, CHUANG, PATRICK T., YAU, ROBERT L., WANG, MOON-YEE.
UNA MATRIZ DE MEMORIA DIRECCIONABLE INCLUYE UNA MATRIZ DE CELULAS QUE CONTIENEN BITS CONFIGURADOS EN N BITS POR PALABRA. EL PRIMER BIT DE CADA UNA DE LAS PALABRAS ES UN BIT OMITIDO, LA MATRIZ SE CONFIGURA CON LAS PALABRAS SELECCIONADAS, UN SEGUNDO BIT DE CADA PALABRA SE IDENTIFICA COMO UN BIT VACIO. INCLUYE MEDIOS PARA EXAMINAR LAS PALABRAS Y DETECTAR LA PRESENCIA DE BITS VACIOS, Y MEDIOS RESPONSABLES DE LA DETECCION DE UN DE LOS BITS OMITIDOS EN UNA DE LAS PALABRAS POR ELIMINACION DE LA PALABRA QUE CONTIENE EL BIT OMITIDO DETECTADO.
PERFECCIONAMIENTOS EN LA CONSTRUCCION DE PROGRAMADORES UNIVERSALES DE MEMORIAS PROGRAMABLES.
(16/11/1984). Solicitante/s: MARES MARTI,ALBERTO.
PROGRAMADOR UNIVERSAL DE MEMORIAS PROGRAMABLES.LAS MEMORIAS PROGRAMABLES DEL PROGRAMADOR ESTAN DISPUESTAS EN MODULOS SEPARABLES E INTERCAMBIABLES EN UN MISMO APARATO PROGRAMADOR. EN EL SE CLASIFICAN Y AGRUPAN, POR FAMILIAS, EN TRES MODULOS DIFERENTES, LAS MEMORIAS: EPROM, PROM, Y PAL-FPAL. CADA MODULO DISPONE DE SUS CORRESPONDIENTES CIRCUITOS DE TEST , ASI COMO DE LOS SIGUIENTES BLOQUES FUNCIONALES: CONEXION AL EQUIPO BASE ; GENERADOR DE SEN/ALES ANALOGICAS ; PROGRAMAS DE FUNCIONAMIENTO DEL ADAPTADOR; SELECTOR DE SEN/ALES ; Y BLOQUE PROGRAMADOR.