CIP 2015 : H04L 7/033 : utilizando las transiciones de la señal recibida para controlar la fase de medios generadores de la señal de sincronización,

p. ej. utilizando un bucle con enclavamiento de fase.

CIP2015HH04H04LH04L 7/00H04L 7/033[2] › utilizando las transiciones de la señal recibida para controlar la fase de medios generadores de la señal de sincronización, p. ej. utilizando un bucle con enclavamiento de fase.

H SECCION H — ELECTRICIDAD.

H04 TECNICA DE LAS COMUNICACIONES ELECTRICAS.

H04L TRANSMISION DE INFORMACION DIGITAL, p. ej. COMUNICACION TELEGRAFICA (disposiciones comunes a las comunicaciones telegráficas y telefónicas H04M; selección H04Q).

H04L 7/00 Disposiciones para sincronizar el receptor con el emisor.

H04L 7/033 · · utilizando las transiciones de la señal recibida para controlar la fase de medios generadores de la señal de sincronización, p. ej. utilizando un bucle con enclavamiento de fase.

CIP2015: Invenciones publicadas en esta sección.

Recuperación de datos y reloj de doble velocidad de transferencia de datos N-factorial.

(18/03/2020) Un procedimiento de comunicaciones de datos, que comprende: recibir una secuencia de símbolos de una pluralidad de hilos de señal , en el que cada símbolo en la secuencia de símbolos se recibe durante uno de un intervalo de transmisión impar o un intervalo de transmisión par; generar una primera señal de reloj a partir de transiciones en estado de señalización de la pluralidad de hilos de señal que se producen entre cada intervalo de transmisión impar y un intervalo de transmisión par consecutivo; generar una segunda señal de reloj a partir de transiciones en estado de señalización de la…

Calibración de circuito de recuperación de datos de reloj multifásico.

(18/03/2020) Un procedimiento de comunicaciones de datos, que comprende: configurar un primer circuito de recuperación de reloj para proporcionar una señal de reloj que tiene una primera frecuencia y que incluye un único pulso para cada símbolo transmitido en una interfaz trifásica de 3 hilos; y calibrar el primer circuito de recuperación de reloj mediante las siguientes etapas: aumentar gradualmente un período de retardo proporcionado por un elemento de retardo del primer circuito de recuperación de reloj hasta que la señal de reloj proporcionada por el primer circuito de recuperación de reloj tenga una frecuencia menor que la primera frecuencia; y cuando el primer circuito de recuperación de reloj tiene una frecuencia menor que la primera frecuencia, disminuir gradualmente el período de retardo…

Recuperación de datos de reloj multifásico para una interfaz trifásica.

(20/11/2019) Un procedimiento de comunicaciones de datos, que comprende: configurar un circuito de recuperación de reloj para proporcionar una primera señal de reloj que incluye pulsos correspondientes a símbolos transmitidos en una interfaz trifásica de 3 hilos, donde los símbolos se transmiten en la interfaz trifásica de 3 hilos a una primera frecuencia; ajustar un retardo de bucle del circuito de recuperación de reloj para modificar la primera señal de reloj para que tenga una segunda frecuencia que no sea más de la mitad de la primera frecuencia, donde el circuito de recuperación de reloj genera un pulso en la primera señal de reloj para un primer símbolo de un número entero de símbolos y suprime la generación de pulsos para otros símbolos en el número entero…

Circuito de recuperación de reloj para señales de datos de hilos múltiples.

(21/03/2019). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: WILEY, GEORGE ALAN., LEE,CHULKYU, SENGOKU,SHOICHIRO, CHEUNG,JOSEPH.

Un circuito de recuperación de reloj, que comprende: un circuito receptor adaptado para decodificar una entrada de señal codificada diferencialmente en una pluralidad de líneas de datos, donde al menos un símbolo de datos se codifica diferencialmente en transiciones de estado de la señal codificada diferencialmente; y un circuito de extracción de reloj adaptado para obtener una señal de reloj a partir de señales de transición de estado derivadas de las transiciones de estado, en donde: el circuito de extracción de reloj incluye una instancia de retroalimentación retardada de una primera señal de transición de estado que se usa para obtener la señal de reloj; y el circuito de extracción de reloj está adaptado para usar la instancia de retroalimentación retardada de la primera señal de transición de estado para compensar la desviación en las diferentes líneas de datos y las fallas de transición de estado de los datos de máscara.

PDF original: ES-2705045_T3.pdf

Circuito de transmisión, circuito de recepción, método y sistema de transmisión de datos.

(27/05/2015) Un método de transferencia de datos digitales para transferir de forma alterna y periódica una primera información y una segunda información respectivamente en un primer periodo y en un segundo periodo, en el que: una cantidad de información de la primera información por unidad de tiempo en el primer periodo es más grande que una cantidad de información de la segunda información por unidad de tiempo en el segundo periodo; y la primera información en el primer periodo se transfiere como unos datos en serie cuyo un símbolo es n veces una anchura de impulso mínima, y la segunda información en el segundo periodo se transfiere como datos en serie modulados por anchura de impulso en un símbolo que empieza y termina con unos impulsos que tienen o bien un nivel alto o bien uno bajo, teniendo el símbolo solo una transición entre dicho…

Sistema de bus de campo con espectro disperso.

(14/01/2015) Aparato de bus de campo para operar en un sistema de bus de campo que presenta varios abonados en serie, entre ellos el aparato de bus de campo como un abonado local y un abonado conectado como entrante , así como un abonado conectado como saliente , que incluye: • una interfaz de llegada para recibir una señal de reloj de espectro disperso que llega del abonado conectado como entrante , • una interfaz de salida para emitir una señal de reloj de espectro disperso saliente hacia el abonado conectado como saliente , • un equipo emisor-receptor para el abonado conectado como entrante , • un equipo emisor-receptor para el abonado conectado como saliente , • un reloj de impulsos local de espectro…

Dispositivo de restauración de datos de reloj.

(05/11/2014) Un dispositivo de restauración de datos de reloj, que restaura la señal y los datos de reloj sobre la base de una señal digital introducida, que comprende: una sección de ecualizador que ajusta un nivel de la señal digital introducida y emite la señal digital ajustada; una sección de muestreador que recibe una entrada de una señal CK de reloj y una señal CKX de reloj que tienen un mismo ciclo T, así como una entrada de señal digital emitida por la sección de ecualizador, y que muestrea, mantiene y emite, en cada período enésimo T(n) del ciclo, un valor D(n) de la señal digital en un tiempo tC, indicado por la señal CK de reloj, y un valor DX(n) de la señal digital en un tiempo tX, indicado por la señal CKX de reloj (donde tC

Dispositivo de restauración de datos de reloj.

(16/04/2014) Un dispositivo de restauración de datos de reloj que restaura una señal y datos de reloj en base a una señal digital de entrada, y que comprende: una sección de muestreador, que recibe una entrada de una señal de reloj CKXA, una señal de reloj CKXB, y un señal de reloj CK que tiene el mismo ciclo T así como una entrada de la señal digital y que muestrea, mantiene, y emite, en cada enésimo periodo T(n) del ciclo, un valor DXA(n) de la señal digital en el tiempo tXA indicado por la señal de reloj CKXA, un valor DXB(n) de la señal digital en el tiempo tXB indicado por la señal de reloj CKXB, y un valor D(n) de la señal digital en el tiempo tC indicado por…

Control de potencia automático para un sistema de comunicación de acceso múltiple por division de código (CDMA).

(02/10/2013) Metodo para controlar niveles de potencia de transmisión de una unidad de abonado en un acceso múltiple pordivisión de código, CDMA, el metodo comprendiendo: recibir por la unidad de abonado un bit de control de potencia en un canal APC de control de potencia automáticode enlace descendente, el bit de control de potencia indicando un aumento o una disminución en el nivel depotencia de transmisión; transmitir una pluralidad de canales y una serial piloto asignada de retorno por la unidad de abonado, la pluralidadde canales incluyendo un canal de trafico y un canal APC de control automatico de potencia de retorno;ajustar, en respuesta al bit de control de potencia…

Dispositivo de transmisor, dispositivo de receptor y sistema de comunicación.

(30/01/2013) Un dispositivo de transmisión, que comprende: una unidad de transmisión de señal, para enviar una señal de datos serie incluida en una señal de reloj hasta undispositivo de recepción; una unidad de comando de transmisión de aviso de cambio, para presentar en la salida para la unidad detransmisión de señal, una señal de control para el envío por la unidad de transmisión de señal hasta eldispositivo de recepción de una señal de datos serie que ha sido establecida como un valor constante a través deun período de un múltiplo constante de un ciclo de la señal de reloj cuando ha cambiado la tasa de bits de una señalde datos serie que va a ser enviada por la unidad de transmisión de señal, y una unidad de creación de datos de entrenamiento, para crear datos de entrenamiento…

Método de intercambio de información entre unidades digitales en un sistema distribuido.

(02/05/2012) Método de intercambio de información entre unidades digitales en un sistema distribuido, comprendiendo dicho sistema distribuido una unidad maestra que tiene un tiempo de ciclo de reloj maestro nominal y al menos una unidad esclava que tiene un tiempo de ciclo de reloj esclavo nominal, comprendiendo dicho método: - transferir desde dicha unidad maestra una trayectoria determinada a dicha unidad esclava, comprendiendo 5 dicha transferencia: - muestrear en dicha unidad maestra dicha trayectoria determinada cada paso de tiempo maestro para obtener muestras maestras; - transmitir dichas muestras maestras desde dicha unidad maestra a dicha unidad esclava; - recibir dichas muestras maestras en dicha unidad esclava en…

PROCEDIMIENTO DE SINCRONIZACION DE TEMPORIZACION DE SIMBOLOS EN SISTEMAS DE COMUNICACIONES.

(16/06/2007) Un procedimiento para ajustar la temporización de símbolos en un primer dispositivo de comunicaciones en un sistema Ortogonal Multiplexador por División de Frecuencia (OFDM), comprendiendo el procedimiento: - determinar que se haga un ajuste de temporización de símbolos del receptor, a fin de ajustar la temporización de símbolos del receptor en dicho primer dispositivo de comunicaciones, para sincronizar la temporización de símbolos del receptor con la temporización de símbolos de un segundo dispositivo de comunicaciones; caracterizado por - ajustar la temporización de símbolos de un transmisor en dicho primer dispositivo…

CIRCUITO DE SELECCION DE FASE.

(01/06/2005). Ver ilustración. Solicitante/s: VITESSE SEMICONDUCTOR CORPORATION. Inventor/es: WARWAR, GREG.

Un circuito de selección de fase para seleccionar una fase a partir de una fuente de fases que genera las señales de fase, teniendo las señales de fase distintas fases, que comprende: una única etapa de circuitos multiplexores que reciben las señales de fase desde la mencionada fuente de señales, en la que los mencionados circuitos multiplexores están conectados conjuntamente en sus salidas, recibiendo cada uno de los mencionados circuitos multiplexores al menos dos señales de fase, y estando adaptados cada uno de los mencionados circuitos multiplexores para estar activos durante la operación del mencionado circuito de selección de fase.

CIRCUITO SINCRONIZADOR.

(01/04/2003). Solicitante/s: ALCATEL BELL NAAMLOZE VENNOOTSCHAP. Inventor/es: SEVENHANS, JOANNES MATHILDA JOSEPHUS, NAERT, HANS ANDRE MARIA.

SE PRESENTA UN CIRCUITO SINCRONIZADOR (SC) QUE RECUPERA DE LOS DATOS DE ENTRADA (ID) APLICADOS AL MISMO UNA SEÑAL DE SINCRONIZACION DE DATOS (DC) SINCRONICA CON EL MISMO EN FASE Y EN FRECUENCIA. EL CIRCUITO (SC) CONSTA DE UNA LINEA DE RETARDO SINTONIZADA (TDL) QUE GENERA UNA PLURALIDAD DE SEÑALES DE SINCRONIZACION MUTUAMENTE RETARDADAS (DCS), UN CIRCUITO DE ENGANCHE (LC) QUE MUESTREA ESTAS SEÑALES DE SINCRONIZACION LOCALES RETARDADAS EN LAS TRANSICIONES DE NIVEL DE LOS DATOS DE ENTRADA SUMINISTRANDO DE ESTA FORMA VERSIONES MUESTREADAS (LCSV) DE LOS MISMOS ASI COMO UN COMPARADOR (C1) QUE COMPARA LAS SEÑALES DE SINCRONIZACION LOCALES, RETARDADAS CON RESPECTO A LAS DE LAS VERSIONES MUESTREADAS. PUEDE VERIFICARSE QUE CON DICHO CIRCUITO LAS TRANSICIONES DE NIVEL DE LAS SEÑALES DE SINCRONIZACION DE DATOS APROPIADAS (DC) SE GENERAN EN LAS SALIDAS DEL COMPARADOR (C1) CUANDO ESTE ULTIMO EXCITA SU SALIDA SOLAMENTE SI SE MANTIENE UN NUMERO SUFICIENTE DE COMPARACIONES.

CAPTACION DE UNA FASE PORTADORA Y SINCRONIZACION DE SIMBOLO MEDIANTE ESTIMULACION CONJUNTA DE AJUSTES DE FASE Y DE TEMPORIZACION.

(16/02/2003) UN SISTEMA DE ADQUISICION DE SEÑALES QUE ADQUIERE RAPIDAMENTE UNA FASE DE PORTADORA Y UNA SINCRONIZACION DE SIMBOLOS DE UNA SEÑAL DE TELECOMUNICACIONES MODULADA POR PSK RECIBIDA QUE TIENE UN PATRON DE 110 SIMBOLOS MEDIANTE LA ESTIMACION CONJUNTA DE UN AJUSTE DE LA FASE DE PORTADORA Y UN AJUSTE DE LA SINCRONIZACION DE SIMBOLOS MEDIANTE EL PROCESAMIENTO DE UN GRUPO COMUN DE DATOS MUESTREADOS. UNA SEÑAL DE FRECUENCIA A UNA FRECUENCIA DE OSCILACION LOCAL SE MEZCLA CON UNA SEÑAL DE TELECOMUNICACIONES RECIBIDA PARA OBTENER LA SEÑAL DE TELECOMUNICACIONES A UNA FRECUENCIA INTERMEDIA. LA SEÑAL DE TELECOMUNICACIONES DE FRECUENCIA INTERMEDIA SE CONVIERTE EN UNA SEÑAL DE TELECOMUNICACIONES DIGITAL QUE SE FORMATEA EN COMPONENTES EN FASE (I) Y EN CUADRATURA DE…

SISTEMA RECEPTOR OPTICO.

(16/02/2002). Solicitante/s: KONINKLIJKE PTT NEDERLAND N.V.. Inventor/es: DE BLOK, CORNELIS MARIA.

SE PRESENTA UN SISTEMA PARA UN RECEPTOR OPTICO, EN EL QUE LOS IMPULSOS UNIPOLARES DE ENTRADA SE CONVIERTEN EN IMPULSOS BIPOLARES QUE TIENEN UNA AMPLITUD SUPERIOR CONSTANTE (ELEMENTOS 2, 3 Y 4) QUE, POR UN LADO, SE UTILIZAN PARA GENERAR REPLICAS DE LOS IMPULSOS ORIGINALES, PERO QUE TENGAN UNA AMPLITUD SUPERIOR CONSTANTE (ELEMENTO 5) Y, POR OTRO LADO, SE USAN PARA ELIMINAR LAS DIFERENCIAS MUTUAS DE FASE POR MEDIO DE UNA COMPARACION DE FASE CON LOS IMPULSOS DE UN SINCRONIZADOR LOCAL (ELEMENTOS 7... 14). ESTO ULTIMO SE EFECTUA PREFERIBLEMENTE MEDIANTE IMPULSOS BIPOLARES QUE SE MULTIPLICAN (ELEMENTOS 7) MEDIANTE IMPULSOS DE SINCRONIZACION, Y MEDIANTE LA UTILIZACION DE LA SEÑAL DE DC RESULTANTE PARA CONTROLAR UN ELEMENTO DE RETARDO CONTROLABLE.

CIRCUITOS DIGITALES DE ESTABILIZACION DE RELOJ PARA REGENERACION DE SEÑALES DE RELOJ CON INESTABILIDAD MINIMA.

(01/01/2002) UN CIRCUITO PARA ELIMINAR LAS FLUCTUACIONES DE UN DISPOSITIVO DE SINCRONIZACION DIGITAL INCLUYE UNA RAM PARA RECIBIR UNA SEÑAL ENTRANTE (14A), UN CALIBRADOR DIGITAL DEL LLENADO DE LA RAM FRACCIONAL PARA CONTROLAR LAS VELOCIDADES MEDIAS DE ENTRADA Y SALIDA HACIA Y DESDE LA RAM Y PARA GENERAR A PARTIR DE LAS MISMAS UNA INDICACION DE CONTROL, Y UN GENERADOR DE FRECUENCIA DIGITAL CONTROLABLE PARA RECIBIR UNA SEÑAL DE SINCRONIZACION RAPIDA Y LA INDICACION DE CONTROL, Y PARA SUMINISTRAR A PARTIR DE LA MISMA UNA SEÑAL DE SINCRONIZACION SUBSTANCIALMENTE LIBRE DE FLUCTUACIONES EN LA MISMA VELOCIDAD NOMINAL QUE LA SEÑAL ENTRANTE. EL CALIBRADOR DE LLENADO DE LA RAM COMPRENDE…

ELEMENTOS BICMOS DE RETARDO DIFERENCIAL CON AMPLITUD DE IMPULSOS CONSTANTE.

(01/05/2000) LA PRESENTE INVENCION PORPORCIONA UN SINCRONIZADOR DE BIT PARA LA INTERPRETACION DE FLUJOS DE DATOS DE BIT RECIBIDOS EN UN RECEPTOR CUANDO ESTOS SON SELECCIONADOS MEDIANTE UNA SEÑAL DE RELOJ ISOCRONO O PLESICRONO QUE YACE EN EL AMBITO DE TIEMPO DEL RECEPTOR. ESTO SE CONSIGUE MEDIANTE LA ACTIVACION ALTERNA Y DESACTIVACION DE UN ALINEADOR DE PRIMERA Y SEGUNDA FASE RESPECTIVAMENTE, BASADO EN LA MONITORIZACION DE UN VOLTAJE CONTROLADO RETARDADO DE EL ALINEADOR DE FASE ACTIVA. ESTOS ALINEADORES DE FASE UTILIZAN CADA UNO LINEAS DE RETARDO DIFERENCIALES COMPUESTAS DE ELEMENTOS DE RETARDO DIFERENCIALES (DDE), QUE A SU VEZ SE COMPONEN DE PARES DE DISPOSITIVOS INVERTORES (INV1,INV2), DONDE LOS DOS DISPOSITIVOS DE CADA PAR TIENEN UN RETARDO CONTROLABLE PARA BORDES POSITIVOS Y UNA FORMA DE IMPULSO QUE…

OSCILADOR DE CRISTAL DE CUARZO CONTROLADO NUMERICAMENTE.

(16/06/1999) SEGUN LA PRESENTE INVENCION, SE PUEDE OBTENER UN NUMERO ILIMITADO DE PASOS O INCREMENTOS DE UN ALCANCE DADO EN UNA LINEA DE RETARDO PARA UN ALINEAMIENTO DE FASE, DE POR EJEMPLO, LA SEÑAL PROCEDENTE DE UN OSCILADOR DE CRISTAL (XO) MEDIANTE UNA CONMUTACION MOMENTANEA ENTRE DOS LINEAS DE RETARDO PARALELAS. UNA LINEA DE RETARDO ACTUA A MODO DE LINEA DE RETARDO ACTIVA O ACTIVADA MIENTRAS QUE LA OTRA LINEA ESTA DESACTIVADA O ES INACTIVA. QUEDA ASEGURADO AL MISMO TIEMPO QUE LA LINEA DE RETARDO INACTIVA PRODUCE UNA SEÑAL QUE TIENE LA MISMA FASE RELATIVA QUE LA LINEA DE RETARDO ACTIVA, EN DONDE ESTA FASE ABSOLUTA DIFIERE EN N X 2{PI}, EN DONDE N ES UN ENTERO POSITIVO…

PROCEDIMIENTO DE SINTONIZACION PARA SISTEMAS DE COMUNICACION DE PUNTOA MULTIPUNTO.

(01/01/1999) SE DESCRIBE UN PROCESO DE DETERMINACION DE DISTANCIA PARA SISTEMAS DE COMUNICACION DE PUNTO A MULTIPUNTO, DISPONIENDO DE UNA ESTACION (OLT) CENTRAL Y VARIAS TERMINALES (ONU) CONECTADAS A LA ESTACION (OLT) CENTRAL MEDIANTE UNA RED, EN PARTICULAR UNA RED OPTICA PASIVA. CADA UNA DE LAS TERMINALES ENVIA UNA SECUENCIA (ONU-PNS-TX) DE PSEUDORRUIDO SOBRE UN PORTADOR FUERA DE LA BANDA DE TRANSMISION DE DATOS, SIENDO RECIBIDA LA FRECUENCIA DE PSEUDORRUIDO CON UN RETARDO (ONU-PNS-RX) MEDIANTE LA ESTACION (OLT) CENTRAL Y ESTANDO CORRELACIONADA CON UNA SECUENCIA (OLTPNS) DE PSEUDORRUIDO GENERADA DE FORMA IDENTICA EN LA ESTACION (OLT) CENTRAL. EL RETARDO DE DOS VIAS A LA TERMINAL (ONU)…

CIRCUITO DE SINCRONIZACION.

(01/01/1999). Solicitante/s: ALCATEL ALSTHOM COMPAGNIE GENERALE D'ELECTRICITE. Inventor/es: DE LAENDER, JOS CAMIEL IRENE, CEUTERICK, JOAN BERTHE SYLVAIN, MEYLEMANS, PHILIPPE.

EL CIRCUITO DE SINCRONIZACION SINCRONIZA UNA SEÑAL DIN DE ENTRADA DIGITAL, SINCRONA CON UNA PRIMERA SEÑAL DE RELOJ CLBYTE CON FRECUENCIA VARIABLE, CON UNA SEGUNDA SEÑAL DE RELOJ CLSYS CON FRECUENCIA FIJA. INCLUYE UN CIRCUITO DEMULTIPLEXOR CLD, DMO,...DM7 PARA DEMULTIPLEXAR DIN SOBRE 8 CANALES. CLD ES UN CIRCUITO DIVISOR QUE GENERA, DESDE LA PRIMERA CITADA SEÑAL DE RELOJ, 8 SEÑALES DT0 A DT7 SEÑALES DE RELOJ DIVIDIDAS DE FRECUENCIA, QUE CONTROLAN DM0 A DM7, Y QUE SE APLICAN A LOS RESPECTIVOS CIRCUITOS DE DETECCION, DF01 A DF03, XORO;... DF1 A DF73, XOR7, PARA GENERAR SEÑALES DE CONTROL CS0 A CS7, INDICATIVAS DE LAS TRANSICIONES DE VALOR DE DT0 A DT7. CS0 A CS7 SE USAN PARA MUESTREAR LAS SEÑALES DE ENTRADA DIN0 A DIN7 DEMULTIPLEXADAS, PROPORCIONANDO ASI DOUT0 A DOUT7, QUE SON SINCRONAS CON CLSYS.. SE USA UN MODULO M DE MEMORIA PARA ALMACENAR LAS ULTIMAS SEÑALES CUANDO SON ESTABLES. SEGUN SU APLICACION, SE LEEN EN UNA FORMA PREDETERMINADA PARA FORMAR DOUT.

CAMBIO DE FASE DE UNA SEÑAL DE RELOJ, EN PARTICULAR PARA LA RECUPERACION DE LA CADENCIA DE UNA SEÑAL DE DATOS DIGITALES.

(16/09/1998) EL INVENTO RELATA A LA RECUPERACION DE RELOJ PARA UNA SEÑAL DE DATOS DIGITAL. UN DETECTOR DE FASE RECIBE LA SEÑAL DE DATO Y LA TRANSMITE DESPUES DE LA RECUPERACION DE RELOJ. UNOS MEDIOS CORRECTORES DE FASE CREAN Y TRANSMITEN, POR MEDIO DE UN NUMERO DE FASES DE RELOJ AUXILIARES CAMBIADAS CON RESPECTO A CADA OTRA Y ORIGINANDO DESDE UNA SEÑAL DE RELOJ ENTRANTE (CKIN) UNA SEÑAL DE RELOJ RECUPERADA (CKUT) PARA LA SEÑAL DE DATO. LA SEÑAL DE RELOJ RECUPERADA ES ALIMENTADA AL DETECTOR DE FASE , EL CUAL DETECTA UN ERROR DE POSICION DE FASE, SI CUALQUIERA, ENTRE LA SEÑAL DE DATO Y SU SEÑAL DE RELOJ RECUPERADA Y EMITE LA INFORMACION CON RESPECTO A ESTO AL MEDIO CORRECTOR DE…

RECUPERADOR DE RELOJ DE DATOS.

(01/07/1998). Ver ilustración. Solicitante/s: ALCATEL STANDARD ELECTRICA, S.A.. Inventor/es: GARCIA PALANCAR, FRANCISCO M.

RECUPERADOR DE RELOJ DE DATOS. BASADO EN UN LAZO DE ENGANCHE DE FASE, CONSTITUIDO POR UN PRIMER COMPARADOR DE FASE (PC1, CP1, VCXO) QUE RECIBE UNA SEÑAL DE DATOS DE ENTRADA (DS) Y GENERA UNA SEÑAL DE RELOJ RECUPERADO (RC). EN EL CASO DE QUE DICHA SEÑAL DE DATOS DE ENTRADA (DS) PRESENTE UNA PERIODICIDAD DE BAJA FRECUENCIA, PUEDEN OCURRIR FALSOS ENGANCHES DE FASE CON EL CONSIGUIENTE MAL FUNCIONAMIENTO DEL MISMO. PARA EVITAR ESTO SE INCLUYE ADEMAS, DE ACUERDO CON LA INVENCION, UN DETECTOR DE FALSO ENGANCHE (FLD) QUE RECIBE LA SEÑAL DE DATOS DE ENTRADA (DS) Y LA SEÑAL DE RELOJ RECUPERADO (RC) Y CUYA SALIDA, QUE SE SUMA EN UN SUMADOR (ADD) A LA PROCEDENTE DEL PRIMER LAZO, GENERA UNOS PULSOS DE TENSION CUANDO AMBAS SEÑALES NO SON DE LA MISMA FRECUENCIA, PRODUCIENDO UN DESENGANCHE DE LA MISMA. SOLO EN CASO DE QUE LA FRECUENCIA SEA LA CORRECTA, EL DETECTOR DE FALSO ENGANCHE (FLD) NO MODIFICA EL FUNCIONAMIENTO DEL LAZO.

SISTEMA DE REDUCCION DE FLUCTUACIONES DE FASE EN DEMULTIPLEXORES DIGITALES.

(16/04/1998) SISTEMA DE REDUCCION DE FLUCTUACIONES DE FASE EN DEMULTIPLEXORES DIGITALES. COMPUESTO POR UN SUBCONJUNTO DE ESCRITURA-LECTURA ELASTICA DE MEMORIA (EM, WP, WA, RP, RA), CUYO RELOJ DE LECTURA (RCK) VARIA SU FRECUENCIA CON LA SEÑAL OBTENIDO POR UN DETECTOR DE FASE (PHC) EN FUNCION DE LA DIFERENCIA TEMPORAL EN QUE DOS PUNTEROS, DE LECTURA (RP) Y ESCRITURA (WP) TOMAN RESPECTIVAMENTE UNOS VALORES DE REFERENCIA. CUANDO EL INSTANTE EN QUE EL PUNTERO DE ESCRITURA (WP) TOMA EL VALOR DE REFERENCIA DE ESCRITURA SE ADELANTA O ATRASA UN CICLO DE RELOJ DE ESCRITURA (WCK), CON RESPECTO A PERIODOS ANTERIORES, DICHA REFERENCIA SE INCREMENTA O DECREMENTO EL MISMO NUMERO DE UNIDADES, DE FORMA…

PROCESO PARA LA TRANSMISION DIGITAL DE NOTICIAS.

(16/03/1998). Solicitante/s: ALCATEL ALSTHOM COMPAGNIE GENERALE D'ELECTRICITE. Inventor/es: ERNST, DETLEF, GUBA, WINFRIED, DR.

SE DA UN PROCESO PARA LA TRANSMISION DIGITAL DE NOTICIAS, DONDE LAS SEÑALES TRANSMITIDAS EN EL EXTREMO DE LA EXTENSION DE TRANSMISION SON EXPLORADAS POR MEDIO DE UN EQUIPO DE GANANCIA DE INTERVALO Y A CONTINUACION SON GUIADAS EN UNA PREPARACION POSTERIOR A UN EQUIPO DECISOR . PARA LA OBTENCION DE UN PUNTO DE TIEMPO DE EXPLORACION OPTIMA LAS SEÑALES (ES) DE ENTRADA Y LAS SEÑALES (AS) DE SALIDA DEL EQUIPO DECISOR SON GUIADAS A UN PUNTO DE SUMA. EL VALOR (D) DE DIFERENCIA DE AMBAS SEÑALES DEL EQUIPO DECISOR SON CEDIDAS DESDE EL PUNTO DE SUMA A UNA UNIDAD DE CONTROL, DONDE SE DETERMINA DE FORMA PERMANENTE UN VALOR MEDIO A PARTIR DE LOS VALORES DE DIFERENCIA FORMADOS Y UN PUNTO DE TIEMPO DE EXPLORACION DE INFLUENCIA QUE SE DESPLAZA CON EL EQUIPO DE GANANCIA DE INTERVALO CON EL CURSOR DE FASE ACOPLADO EN LA FASE, SI SE ESTABILIZA EL VALOR MEDIO RESPECTIVO.

PROCEDIMIENTO E INSTALACION DE EXPLORACION, ESPECIALMENTE PARA APARATOS DE TELECOMUNICACIONES SIN HILOS.

(16/07/1997). Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: WEDI, CHRISTOPH.

EN EL PROCEDIMIENTO DE EXPLORACION SE GENERA UNA FASE DE EXPLORACION PARA SINCRONIZACION DE UNA CORRIENTE DE DATOS ASINCRONA DIGITAL CON LA AYUDA DE UNA COMPARACION DE VALOR TEORICO/REAL DE LAS SECUENCIAS DE BIT DE SUBDATOS DE UNA CORRIENTE DE DATOS PARCIAL DE LA CORRIENTE DE DATOS EXPLORADA EN FORMA DE BIT DE DATOS.

CIRCUITO DE SINCRONIZACION.

(16/06/1997). Solicitante/s: ALCATEL BELL NAAMLOZE VENNOOTSCHAP. Inventor/es: VAN DE POL, DANIEL FRANS JOZEFINA, CLOETENS, LEON, AMPE, PATRICK.

UN CIRCUITO DE SINCRONIZACION PARA SINCRONIZAR UNA SEÑAL DE ENTRADA DIGITAL (DIN) CON UNA SEÑAL DE RELOJ (CK1) INCLUYE UN CIRCUITO DE DETECCION (DC) QUE COMPRUEBA SI UNA MUESTRA PRESENTE (SA) DE UNA SEÑAL DE RELOJ (CK3) QUE SE ESTA SINCRONIZANDO CON LA SEÑAL DE ENTRADA DIGITAL, ES IGUAL A LA MUESTRA ANTERIOR (SB), AMBAS MUESTRAS SE HAN TOMADO A UN INTERVALO IGUAL AL PERIODO (T) DE LA SEÑAL DE RELOJ SINCRONIZADA CON LA SEÑAL DE SALIDA. CUANDO LAS MUESTRAS DIFIEREN, EL CIRCUITO DE DETECCION GENERA UNA SEÑAL DE AJUSTE DE FASE (CLR), QUE ACTIVA UN CIRCUITO DE AJUSTE DE FASE (PAC) PARA ASEGURAR UNA VUELTA AL SINCRONISMO DESFASANDO LA SEÑAL (ES) QUE CONTROLA EL MUESTREO DE LA SEÑAL DE ENTRADA DIGITAL.

DISPOSICION DE CIRCUITO PARA LA REGENERACION Y SINCRONIZACION DE UNA SEÑAL DIGITAL.

(01/06/1997). Solicitante/s: ALCATEL SEL AKTIENGESELLSCHAFT. Inventor/es: MENK, KLAUS-DIETER, PREISACH, HELMUT.

SE PROPONE UNA DISPOSICION DE CIRCUITO PARA LA REGENERACION Y SINCRONIZACION DE UNA SEÑAL DIGITAL DE ALTA FRECUENCIA DE BIT, QUE SE COMPONE DE UNA CONEXION EN SERIE DE UNA LINEA DE LEY CONTROLABLE Y UNA LOGICA DE DECISION, QUE ESTA RECORRIDA POR LA SEÑAL DIGITAL Y SE CARACTERIZA, PORQUE LA LOGICA DE DECISION MUESTRA UN CIRCUITO EXPLORADOR A TRAVES DEL CUAL LA SEÑAL DIGITAL ES EXPLORADA EN SU CENTRO.

RECEPTOR DIGITAL PARA COMUNICACIONES CON VELOCIDAD DE SIMBOLOS VARIABLE.

(16/08/1996) UN RECEPTOR DIGITAL QUE INCLUYE UN SINTONIZADOR Y UN DEMODULADOR QUE OBTIENE UNA SEÑAL EN BANDA BASE DE UNA SEÑAL ANALOGICA RECIBIDA . UN PRIMER MUESTREADOR FUNCIONA A UNA VELOCIDAD DE MUESTREO ASINCRONA FIJA PRESELECCIONADA EN EL COMPONENTE DE BANDA BASE PARA GENERA UNA PRIMERA SALIDA DEL MUESTREADOR . UN FILTRO DIGITAL CONTROLABLE REMUESTREA LA PRIMERA SALIDA DEL MUESTREADOR PARA GENERAR UNA SALIDA DEL FILTRO CON UNA VELOCIDAD DE REMUESTREO SELECCIONABLE. LA SALIDA REMUESTREADA SE BLOQUEA EN UNA POSICION EN EL TIEMPO A LOS TIEMPOS DE LA SEÑAL EN BANDA BASE. EL REMUESTREO SE PROCESA PARA AVERIGUAR EL FLUJO DE BITS DE LA SEÑAL EN BANDA BASE. LA VELOCIDAD DE MUESTREO DEL FILTRO CONTROLABLE CAMBIA AUTOMATICAMENTE PARA QUE…

CIRCUITO DE MUESTREO DE DATOS Y SISTEMA DE TRANSMISION DE DATOS DIGITALES RESULTANTE.

(01/08/1996). Solicitante/s: BULL S.A.. Inventor/es: MARBOT, ROLAND.

EL DISPOSITIVO DE MUESTREO DE DATOS RECURRENTES A UN PERIODO R EN UNA SEÑAL DE DATOS (TS) COMPRENDE UN CIRCUITO DE REGLAJE QUE REGULA EL RETARDO DE UNA SEÑAL DE RELOJ RESPECTO DE UN FRENTE DE LA SEÑAL DE DATOS SOBRE UN VALOR (N + (ALFA)) DONDE N ES UN NUMERO ENTERO POSITIVO O NULO Y (ALFA) ES UN NUMERO POSITIVO INFERIOR A 1. LA INVENCION SE APLICA EN PARTICULAR EN LOS SISTEMAS EN RED DE TRANSMISION NUMERICA DE DATOS, Y EN PARTICULAR A LOS SISTEMAS INFORMATICOS.

INTERFAZ DE DATOS ASINCRONO DE ALTA VELOCIDAD.

(16/07/1996). Solicitante/s: PLESSEY SEMICONDUCTORS LIMITED GPT LIMITED. Inventor/es: PICKERING, ANDREW JAMES, LAWRIE, IAN JAMES.

SE DESCRIBE UN INTERFAZ DE DATOS DIGITAL PARA TRANSFERIR DATOS ASINCRONOS DE ALTA VELOCIDAD. EL DISEÑO ESTA PENSADO NOMINALMENTE PARA INTEGRARSE EN LOS MICROCIRCUITOS COMPONENTES DE SISTEMAS DE COMUNICACIONES. EL SISTEMA SE DESCRIBE RESPECTO A SU REALIZACION EN TECNOLOGIA DE CI CMOS. LAS TECNICAS IMPLICADAS, SIN EMBARGO, PUEDEN APLICARSE FACILMENTE A OTRAS TECNOLOGIAS. EL INTERFAZ UTILIZA LA CODIFICACION MANCHESTER BI-PHASE MARK DEL RELOJ Y LOS DATOS PARA PERMITIR LA EXTRACCION DE LAS SEÑALES DEL RELOJ Y LOS DATOS EN EL RECEPTOR . ADEMAS, EL USO DE ESTE CODIGO MANCHESTER PERMITE QUE LAS VIOLACIONES DE CODIGO SE UTILICEN FACILMENTE COMO MARCADORES DE CUADRO PARA LOS SISTEMAS DE SINCRONIZACION. LA ESENCIA DEL CIRCUITO DE EXTRACCION DEL RELOJ Y DE DETECCION DE DATOS ES EL USO DE ELEMENTOS DE LINEA DE RETARDO CALIBRADOS PARA SUPRIMIR LAS TRANSICIONES DE DATOS DENTRO DE LA SEÑAL DE ENTRADA CODIFICADA, PERMITIENDO ASI QUE SE DETECTE LAS TRANSICIONES DE RELOJ DESDE LAS QUE SE GENERA EL RELOJ DESPUES.

DISPOSICION DE SINCRONIZACION RITMICA.

(01/12/1995). Solicitante/s: SIEMENS AKTIENGESELLSCHAFT. Inventor/es: PRELLER, PETER, DIPL.-ING., GRUBERT, ANDREAS DIPL.-ING.

LA INVENCION: DESCRIBE UNA DISPOSICION DE SINCRONIZACION QUE CONTIENE UN FLIP-FLOP QUE SE CONTROLA RITMICAMENTE Y RECIBE DATOS DE ENTRADA DE LA SINCRONIZACION Y UNA DISPOSICION DE MEDIDA QUE RECIBE LA SEÑAL DE DATOS A SINCRONIZAR Y DETERMINA LA DIFERENCIA DE FASE ENTRE EL PERFIL RITMICO VALORADO DE LAS SEÑALES RITMICAS Y EL PERFIL A VALORAR DE LAS SEÑALES DE LOS DATOS Y SE CARACTERIZA PORQUE AL QUEDARSE POR DEBAJO DE UNA ZONA PREDEFINIDA DE LA DIFERENCIA DE FASE SE CONMUTA LA SEÑAL RITMICA VALORADA EN UNA SEÑAL RITMICA DESPLAZADA EN FASE CON RESPECTO A LA SEÑAL RITMICA.

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