CIP 2015 : H03M 13/11 : usando bits de paridad múltiple.

CIP2015HH03H03MH03M 13/00H03M 13/11[3] › usando bits de paridad múltiple.

H SECCION H — ELECTRICIDAD.

H03 CIRCUITOS ELECTRONICOS BASICOS.

H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C).

H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08, para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18, para memorias estáticas G11C).

H03M 13/11 · · · usando bits de paridad múltiple.

CIP2015: Invenciones publicadas en esta sección.

Intercalador de bits para un sistema de BICM con códigos QC LDPC.

(06/03/2019) Un procedimiento de entrelazado de bits para entrelazar bits de una palabra de código generada basándose en un esquema de codificación de verificación de paridad de baja densidad cuasi cíclica, que incluye un esquema de codificación de verificación de paridad de baja densidad cuasi cíclica de repetición-acumulación, comprendiendo el procedimiento de entrelazado de bits: una etapa de permutación de bits para aplicar un procedimiento de permutación de bits a la palabra de código formada por N bloques cíclicos, cada uno de los cuales consiste en Q bits, para reordenar los bits de la palabra de código de acuerdo con una regla…

Entrelazador de bits para un sistema BICM con códigos QC LDPC.

(28/02/2019) Un método de entrelazado de bits para entrelazar bits de una palabra de código generada en base a un esquema de codificación con comprobación de paridad de baja densidad cuasicíclica, que incluye un esquema de codificación con comprobación de paridad de baja densidad cuasicíclica de repetir-acumular, comprendiendo el método de entrelazado de bits: un paso de permutación de bloque cíclico consistente en aplicar un proceso de permutación de bloque cíclico a la palabra de código constituida por N bloques cíclicos, cada uno de los cuales consta de Q bits, para reordenar los bloques cíclicos de acuerdo con una regla de permutación de bloque cíclico que define una reordenación de los bloques cíclicos; un paso de permutación de bit consistente en aplicar un proceso…

Entrelazador de bits para un sistema BICM con códigos de tipo QC LDPC.

(26/02/2019) Un procedimiento de entrelazado de bits para entrelazar bits de una palabra de código generada basándose en un esquema de codificación de comprobación de paridad de baja densidad casi cíclica, incluyendo un esquema de codificación de comprobación de paridad de baja densidad cuasi-cíclico de repetición-acumulación, comprendiendo el procedimiento de entrelazado de bits: una etapa de permutación de bits para aplicar un procedimiento de permutación de bits a la palabra de código formada por N bloques cíclicos, cada uno de los cuales consistiendo en Q bits, para reordenar los bits de la palabra de código de acuerdo con una…

Codificación y descodificación de un código LDPC con tasa 18/30 (3/5) de longitud 64.800.

(25/01/2019) Aparato de procesamiento de datos que comprende: una unidad de codificación configurada para codificar bits de información a un código comprobación de paridad de baja densidad, LDPC (Low Density Parity Check), que tiene una longitud de código de 64.800 bits y una tasa de codificación de 18/30 en base a una matriz de comprobación de paridad del código LDPC, en el que el código LDPC incluye bits de información y bits de paridad, la matriz de comprobación de paridad incluye una parte de matriz de información de dimensión MxK correspondiente a los bits de información y una parte de matriz de paridad de dimensión MxM correspondiente a los bits de paridad, y en el que K = 38.880…

Método, dispositivo y sistema de codificación y decodificación.

(03/10/2018) Un método de codificación de datos de ráfagas, en el que el método comprende: seleccionar un tipo de codificación de corrección de errores hacia adelante, FEC, de acuerdo con una longitud de datos a codificarse en los datos de ráfagas y una correspondencia entre una longitud de datos y un tipo de codificación de FEC, en el que hay al menos dos intervalos de longitud de datos diferentes que se corresponden respectivamente a dos tipos de codificación de FEC primero y segundo diferentes; caracterizado por que el método comprende adicionalmente: realizar codificación de FEC de una palabra de código en los datos a codificarse de acuerdo con uno primero seleccionado de los tipos de codificación de FEC; cuando los datos a codificarse no se codifican completamente, determinar…

Método de ecualización Turbo y sistema de ecualización Turbo.

(24/09/2018) Un método para implementar una compensación de ecualización Turbo en un sistema ecualizador Turbo que comprende múltiples ecualizadores Turbo , comprendiendo cada ecualizador Turbo una unidad BCJR paralela solapada, OP-BCJR, para realizar un procesamiento de operación paralela de acuerdo con segmentos solapados y una unidad de decodificación de código convolucional de comprobación de paridad de baja densidad, LDPC, para decodificación iterativa, comprendiendo el método los pasos siguientes realizados por cada uno de los múltiples ecualizadores Turbo : dividir, por parte de la unidad OP-BCJR , un primer bloque de datos en n segmentos de datos, en donde D bits en dos segmentos de datos adyacentes en los n segmentos de datos se solapan, n es un entero positivo mayor o igual que 2, y D es un entero positivo mayor o…

Aparato y procedimiento para codificar y decodificar canales en un sistema de comunicación usando códigos de verificación de paridad de baja densidad.

(28/02/2018). Solicitante/s: SAMSUNG ELECTRONICS CO., LTD.. Inventor/es: KIM, JAE-YOEL, KWON,HWAN-JOON, Jeong,Hong-sil, Lee,Hak-Ju, Lim,Yeon-Ju, Yun,Sung-Ryul, Myung,Seho.

Un procedimiento para codificar bits de información para su transmisión a través de un canal en un sistema de comunicación que usa un código de verificación de paridad de baja densidad (LDPC), comprendiendo el procedimiento las etapas de: realizar un acortamiento usando un número de bits acortados; realizar una codificación de LDPC; y realizar una perforación basada en un número de bits a perforar, caracterizado porque el número de bits a perforar se determina de acuerdo con una proporción predeterminada del número de bits a perforar con el número de bits acortados, en el que, la proporción predeterminada del número de bits a perforar con el número de bits acortados se establece en (B + 1)/B, en la que B es un número entero.

PDF original: ES-2664496_T3.pdf

Método y aparato para codificar y método y aparato para decodificar un código LDPC de 64K y tasa 2/3.

(25/10/2017) Un aparato de codificación para llevar a cabo una codificación mediante un código de Comprobación de Paridad de Baja Densidad, LDPC, que comprende: medios de codificación adaptados para llevar a cabo una codificación LDPC de bits de información en palabras de código LDPC que tienen una longitud de código de N ≥ 64.800 bits, una longitud de paridad de M ≥ 21.600 bits y una tasa de codificación de r ≥ 2/3; en donde la codificación LDPC se lleva a cabo según una matriz de comprobación de paridad MxN del código LDPC, y dicha matriz de comprobación de paridad MxN incluye una matriz de paridad de dimensión MxM y una matriz de información de dimensión MxK, con K ≥ 43.200, en la que la matriz de paridad…

Patrón de permutación de bits para BICM con códigos LDPC de tasa 2/3 y constelaciones 256QAM.

(28/06/2017) Un aparato de procesamiento de datos , que comprende una sección de sustitución para asignar mb bits de código, donde m ≥ 8 y un número entero positivo predeterminado b ≥ 2, a b símbolos de m bits de símbolo, en donde los mb bits se han obtenido codificando bits de información en una palabra de código de Control de Paridad de Baja Densidad , LDPC, con una longitud de código N de 64.800 y una tasa de codificación de 2/3, los bits de código de la palabra de código LDPC que están escritos en una dirección de columna de una unidad de almacenamiento para almacenar mb bits en una dirección de fila y N/ mb bits en la dirección de columna, donde los mb…

Intercalado de paridad y con torsión de columna para códigos LDPC.

(31/05/2017) Un aparto de procesamiento de datos configurado para procesar un código de comprobación de paridad de baja densidad, LDPC, como se ha prescrito en el estándar DVB-S.2 ETSI EN 302 307 V1.1.2, dicho aparato de procesamiento de datos que comprende: un almacén configurado para almacenar bits de código del código LDPC en una dirección de fila y una dirección de columna, una unidad de reordenación configurada para reordenar los bits de código del código LDPC, el código LDPC que se genera según una matriz de comprobación de paridad que comprende una matriz de información y una matriz de paridad, la matriz de información que corresponde a bits de información del…

Aparato receptor, método de recepción, programa y sistema de recepción.

(31/05/2017) Un aparato receptor que comprende: un dispositivo de desintercalado configurado para recibir una señal (Sa) de datos codificados LDPC en conjuntos de N elementos de datos, donde N puede variar de trama a trama, representando dicho LDPC el Control de Paridad de Baja Densidad y estando además el dispositivo de desintercalado configurado para llevar a cabo un proceso de desintercalado sobre la señal de datos (Sa) que ha sufrido un proceso de intercalado, mediante el uso de una memoria que tiene un número de columnas "a" igual a un número máximo de elementos de datos en cada conjunto; y un dispositivo de control configurado…

Aparato y método de decodificación para un código LDPC de 64K y tasa 2/3.

(17/05/2017) Un aparto de decodificación para decodificar palabras de código codificadas con Comprobación de Paridad de Baja Densidad, LDPC, que comprende: una unidad de decodificación para decodificar una palabra de código LDPC en base a una matriz de comprobación de paridad, la palabra de código LDPC que tiene una longitud de código de N ≥ 64.800 bits y que se ha codificado según una tasa de codificación de r ≥ 2/3 usando la matriz de comprobación de paridad; en donde la matriz de comprobación de paridad incluye una matriz de información HA M x K y una matriz de paridad HT M x M que es una parte que corresponde a bits de paridad de la palabra de código LDPC, donde K ≥ Nr ≥ N-M ≥ 43.200, y una longitud de paridad de M ≥ 21.600; la matriz de paridad HT que tiene una estructura de escalera, en la que los elementos…

Método para controlar un nodo de comprobación de un decodificador NB-LDPC y nodo de comprobación correspondiente.

(26/10/2016) Método para controlar un nodo de comprobación de un decodificador para decodificar códigos de LDPC no binarios, recibiendo dicho nodo de comprobación dc listas de entrada Ui de nm elementos (Ui[j]) y entregando dc listas de salida Vi de n'm elementos (Vi[j]), con i∈[1...dc], con dc>2, cada elemento de las listas de entrada o de salida, denominado respectivamente elemento de entrada y de salida, que comprende un valor de fiabilidad (LLR(Ui[j]), LLR(Vi[j])) asociado a un símbolo (GF(Ui[j]), GF(Vi[j])) de un Campo de Galois GF(q) con q>nm y q>n'm, ordenándose sustancialmente los elementos de entrada y elementos de salida de acuerdo con los valores de fiabilidad respectivamente en dicha lista de entrada y lista de salida, estando dicho método caracterizado por que incluye las siguientes etapas: …

Procedimientos de codificación y decodificación con protección diferenciada.

(19/10/2016) Procedimiento de codificación con protección diferenciada aplicada a una trama (T) que comprende un conjunto de bits, efectuándose la codificación al menos a partir de un primer código corrector sistemático de tipo código LDPC, representado por un gráfico bipartito, llamado gráfico de Tanner, que comprende una pluralidad de primeros nodos, llamados nodos variables, comprendiendo dicho gráfico, además, una pluralidad de segundos nodos, llamados nodos de control, conectándose cada nodo variable a al menos un nodo de control por una rama, llamándose al número de ramas conectadas a un nodo variable grado del nodo variable, en el que cada nodo variable se asocia a un bit de una palabra de dicho primer código,…

Procedimiento y aparato para codificación y descodificación de canal en un sistema de comunicación que usa códigos de comprobación de paridad de baja densidad.

(19/10/2016) Un procedimiento de codificación de una palabra de información para generar una palabra clave de comprobación de paridad de baja densidad, LDPC, y de modulación de la palabra clave LDPC para la transmisión por medio de un canal usando un código LDPC en un sistema de comunicación que incluye un extractor de matriz de comprobación de paridad, un aplicador de patrón de acortamiento, un codificador LDPC y un modulador ;**Fórmula** teniendo dicha matriz de comprobación de paridad de código LDPC una longitud de N1 una parte de información con una longitud de información K1 y una parte de paridad con una longitud de paridad de (N1-K1), agrupándose dichas columnas K1 en dicha parte de información en 20 grupos de columnas, donde cada grupo de columnas comprende M1 columnas, donde N1 ≥ 16.200, K1 ≥ 7.200,…

Procedimiento y aparato para codificación y descodificación de canal en un sistema de comunicación que usa códigos de comprobación de paridad de baja densidad.

(12/10/2016) Un procedimiento de descodificación y desmodulación de una palabra clave LDPC de comprobación de paridad de baja densidad acortada usando un código LDPC del que se ha derivado la palabra clave LDPC acortada mediante una etapa de acortamiento de acuerdo con un patrón de acortamiento y se ha modulado usando un esquema de modulación de amplitud de cuadratura de 16 QAM, un aparato que incluye un desmodulador, un controlador, una unidad de determinación/estimación de patrón de acortamiento y un descodificador LDPC, teniendo dicha matriz de comprobación de paridad de código LDPC una longitud de N1, una parte de información con una longitud de información K1, y una parte de paridad con una longitud de paridad de (N1-K1),…

Procedimiento y aparato para decodificación de canal en un sistema de comunicación que utiliza códigos LDPC perforados.

(24/08/2016) Un procedimiento para una decodificación de canal usando un código de comprobación de paridad de baja densidad, LDPC, comprendiendo el procedimiento: demodular una señal transmitida desde un transmisor; determinar posiciones de bits de paridad perforados basándose en información acerca de un orden predeterminado de conjuntos de bits de paridad perforados y un número de conjuntos de bits de paridad perforados; y decodificar datos usando las posiciones de los bits de paridad perforados; en el que el orden predeterminado de los conjuntos de bits de paridad perforados se determina como 6, 4, 13, 9, 18, 8, 15, 20, 5, 17, 2, 22, 24, 7, 12, 1, 16, 23, 14, 0, 21, 10, 19, 11, 3, cuando una longitud de palabra de código, N1, es 16200, una longitud de información,…

Aparato de transmisión de señal de difusión, aparato de recepción de señal de difusión y métodos correspondiente.

(27/07/2016) Un método para recibir una señal de difusión en un receptor, comprendiendo el método: recibir una primera señal de difusión que se transmite a través de al menos una de una primera y segunda antenas de transmisión y recibir una segunda señal de difusión que se transmite a través de al menos una de la primera y segunda antenas de transmisión, incluyendo la primera señal de difusión una primera trama e incluyendo la segunda señal de difusión una segunda trama, incluyendo la primera trama un símbolo de preámbulo, un símbolo de preámbulo adicional y símbolos de datos, e incluyendo la segunda trama un símbolo de preámbulo, un símbolo de preámbulo adicional y símbolos de datos; obtener…

Aparato y método de procesamiento de datos.

(06/01/2016) Un aparato de procesamiento de datos dispuesto en funcionamiento para recuperar bits de datos desde símbolos de datos recibidos desde un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencias Ortogonales, OFDM, y formar una corriente de bits de salida, comprendiendo el aparato de procesamiento de datos: un desentrelazador de símbolos que puede funcionar para introducir por lectura en una memoria de entrelazador de símbolos el número predeterminado de símbolos de datos desde las señales de sub-portadora OFDM, y para extraer por lectura de la memoria de entrelazador de símbolos los símbolos de datos adentro…

Codificación LDPC cuasi-cíclica.

(16/12/2015). Solicitante/s: Marvell Hispania S.L. Inventor/es: BLASCO CLARET,JORGE VICENTE, IRANZO MOLINERO,SALVADOR, BADENES CORELLA,AGUSTIN.

Procedimiento y dispositivo de comunicación de datos a través demedios ruidosos para mejorar la protección frente a errores en latransmisión de información a través de un canal o medio de transmisión ruidoso. El procedimiento y dispositivo mejorado consisteen la utilización de un nuevo tipo de estructura de la matriz deparidad para la tecnología de códigos de paridad de baja densidad(Low Density Parity Check Codes) en la codificación y decodificación de datos, que mejora las prestaciones de corrección de errores sin aumentar la complejidad de la implementación hardware.

PDF original: ES-2559637_T3.pdf

Intercalador de bits para un sistema de BICM con códigos QC LDPC.

(10/11/2015) Un método de intercalación de bits para intercalar una palabra de código generada mediante una codificación de comprobación de paridad de baja densidad cuasi cíclica, QC LDPC, que emplea Q × Q matrices circulantes, incluyendo codificación QC LDPC de repetir-acumular, comprendiendo el método de intercalación de bits: una etapa de permutación de bits para aplicar un proceso de permutación de bits a la palabra de código para redisponer bits de palabra de código, estando compuesta la palabra de código de N bloques cíclicos consistiendo cada uno en Q bits de bloques cíclicos; y una etapa de división para dividir la palabra de código, después…

Intercalador de bits para un sistema de BICM con códigos QC LDPC.

(12/08/2015) Un método de intercalación de bits para intercalar una palabra de código generada mediante una codificación de comprobación de paridad de baja densidad cuasi cíclica, QC LDPC, que emplea Q × Q matrices circulantes, incluyendo codificación QC LDPC de repetir-acumular, comprendiendo el método de intercalación de bits: una etapa de permutación de bits para aplicar un proceso de permutación de bits a la palabra de código para redisponer bits de palabra de código, estando compuesta la palabra de código de N bloques cíclicos consistiendo cada uno en Q bits de bloques cíclicos; y una etapa de división para dividir la palabra de código, después del proceso de permutación de bits, en una pluralidad de palabras de constelación, estando compuesta cada una de las palabras…

Entrelazador de bits para un sistema BICM con códigos de tipo QC LDPC.

(05/08/2015) Un método de entrelazado de bits para el entrelazado de una palabra de código generada por una codificación cuasi cíclica de comprobación de paridad de baja densidad, QC LDPC, que emplee Q×Q matrices circulantes, incluyendo una codificación QC LDPC de acumulación repetitiva, comprendiendo el método de entrelazado de bits: una etapa de permutación del bloque cíclico de aplicación de un proceso de permutación del bloque cíclico a la palabra de código compuesta de N bloques cíclicos consistente cada uno en Q bits del bloque cíclico, de modo que redispongan los N bloques cíclicos de acuerdo con una regla de permutación…

Dispositivo de procesamiento de datos y método de procesamiento de datos.

(22/07/2015) Un dispositivo de procesamiento de datos que realiza la codificación de bits de información que comprende: una unidad de codificación que realiza la codificación de los bits de información en una palabra de código de un código de Control de Paridad de Baja Densidad, LDPC, que tiene una longitud de código de 4320 bits y una tasa codificada de 1/2 sobre la base de una matriz de control de paridad del código LDPC, en donde la matriz de control de paridad incluye una matriz de información de 2160 filas x 2160 columnas y una matriz de paridad de 2160 filas x 2160 columnas, en donde la matriz de paridad tiene una estructura escalonada, en la que los elementos están alineados en un modelo…

Método y aparato para codificación de canales en un sistema de comunicaciones utilizando códigos LDPC perforados.

(24/06/2015) Un método para una codificación de canal que utiliza código de comprobación de paridad de baja densidad, LDPC, teniendo el código LDPC una matriz de comprobación de paridad que comprende una parte de información y una parte de paridad, comprendiendo la parte de información grupos de columnas que tienen igual longitud M1, donde el método comprende: Determinar un número de bits de paridad para perforación; formar conjuntos de bits de paridad a partir de la división de los bits de paridad en intervalos predeterminados; determinar el número de conjuntos de bits de paridad a ser perforados en base al número de bits de paridad para perforación; y perforar bits de paridad en base al número determinado de conjuntos de bits de paridad a perforar, y de acuerdo con un orden predeterminado de conjuntos de bits de paridad a perforar, en…

Patrones de permutación de bits para modulación codificada de LDPC y constelaciones QAM.

(27/05/2015) Método para procesar señales digitales que deben ser enviadas a un modulador de QAM del tipo 256QAM, siendo dichas señales unas señales de audio y vídeo codificadas de acuerdo con un código de LDPC con una velocidad de código de 3/5 en paquetes que comprenden NFRAME bits, siendo dicho código de LDPC con una velocidad de 3/5 el correspondiente de la norma DVB-S2, estando dichos paquetes escritos en una matriz de intercalación por medio de un bloque Intercalador, presentando dicha matriz de intercalación un tamaño total NFRAME y comprendiendo 16 columnas y un número de filas igual a NFRAME dividido por 16, y un bloque Demux lleva a cabo una permutación de bits de los bits recibidos desde dicho bloque Intercalador antes de la función de establecimiento de correspondencias de la constelación, y un…

Patrones de permutación de bits para modulación codificada de LDPC y constelaciones de 64QAM.

(27/05/2015) Método para procesar señales digitales que deben ser enviadas a un modulador de QAM del tipo 64QAM, siendo dichas señales unas señales de audio y vídeo codificadas de acuerdo con un código de LDPC con una velocidad de código de 3/5 en paquetes que comprenden NFRAME bits, siendo dicho código de LDPC con una velocidad de código de 3/5 el correspondiente de la norma DVB-S2, estando dichos paquetes escritos en una matriz de intercalación por medio de un bloque Intercalador, presentando dicha matriz de intercalación un tamaño total NFRAME y comprendiendo 12 columnas y un número de filas igual a NFRAME dividido por 12, y un bloque Demux lleva a cabo una permutación de bits de los bits recibidos desde dicho bloque Intercalador antes de la…

Patrones de permutación de bits para modulación codificada de LDPC y constelaciones de 16QAM.

(27/05/2015) Método para procesar señales digitales que deben ser enviadas a un modulador de QAM del tipo 16QAM, siendo dichas señales unas señales de audio y vídeo codificadas de acuerdo con un código de LDPC con una velocidad de código de 3/5 en paquetes que comprenden NFRAME bits, siendo dicho código de LDPC con una velocidad de 3/5 el correspondiente de la norma DVB-S2, estando dichos paquetes escritos en una matriz de intercalación por medio de un bloque Intercalador, presentando dicha matriz de intercalación un tamaño total NFRAME y comprendiendo 8 columnas y un número de filas igual a NFRAME dividido por 8, y un bloque Demux lleva a cabo una permutación de…

Procedimientos y aparatos para descodificar códigos LDPC.

(13/08/2014) Un procedimiento de realización del procesamiento de descodificación del paso de mensajes de control de paridad, usando gráficos vectorizados de LDPC que representan matrices elevadas de control de paridad, por lo cual, en una matriz elevada de control de paridad, los elementos 0 de una matriz H de control de paridad de un código de LDPC proyectado son reemplazados por matrices de ceros de dimensiones ZxZ, y los elementos 1 de la matriz H de control de paridad son reemplazados por matrices de permutación de dimensiones ZxZ, comprendiendo el procedimiento las etapas de: mantener L conjuntos de mensajes de K bits en un dispositivo de almacenamiento de mensajes,…

Descodificación de códigos de reacción en cadena por inactivación.

(19/03/2014) Un descodificador para descodificar un código de reacción en cadena, con una pluralidad de símbolos de salida y una pluralidad de símbolos de origen, en el cual cada símbolo de salida está asociado a uno o más símbolos de origen, y siendo los códigos de reacción en cadena tales que un símbolo de origen puede ser descodificado a partir de un símbolo de salida de grado uno, y la descodificación de un símbolo de origen reduce los grados de los símbolos de salida que están asociados a ese símbolo de origen descodificado, y teniendo el código de reacción en cadena una pluralidad de símbolos de salida de múltiples etapas y dicha pluralidad de símbolos de origen, comprendiendo cada uno de los símbolos de salida…

Equipo de recepción, método de recepción, programa y sistema de recepción compatibles con DVB-T.2.

(22/01/2014) Un equipo de recepción que cumple con el Estándar T.2 de Difusión de Vídeo Digital conocido como DVBT.2, estando configurado el equipo para llevar a cabo una decodificación con Comprobación de Paridad de BajaDensidad (LDPC) de conexiones de capa física (PLP) que representan flujos de datos, y de capa 1 (L1) querepresentan parámetros de transmisión de la capa física, comprendiendo el equipo: un dispositivo de decodificación LDPC configurado de tal modo que cuando se transmiten de modomultiplexado una señal de datos codificada con LDPC y una señal de control de transmisión codificada con LDPC,dicho dispositivo de decodificación LDPC puede decodificar tanto la señal de datos como la señal de control detransmisión en modo de…

Descodificación de códigos de reacción en cadena por inactivación.

(25/12/2013) Un procedimiento de descodificación de una secuencia de símbolos de entrada a partir desímbolos de salida recibidos, transportados en forma codificada por un canal de comunicación, siendo laforma codificada de acuerdo a un código de reacción en cadena, comprendiendo el procedimiento: almacenar una pluralidad de símbolos de salida recibidos, que han sido transportados por el canal de comunicación,teniendo cada símbolo de salida recibido un grado de uno o más, en donde el grado de un símbolo de salida representa elnúmero de símbolos de entrada a los cuales está asociado un símbolo de salida, y siendo el símbolo de salida…

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