(17/04/2019) Un circuito de línea de bits global de memoria estática de acceso aleatorio, SRAM, para una pluralidad de células de bits de SRAM, que comprende: un circuito de generación de habilitación de línea de bits global configurado para generar una señal de habilitación de línea de bits global en respuesta a una transición descendente de un reloj del sistema; y un circuito de evaluación de línea de bits acoplado a una línea de bits agregada de lectura configurada para recibir los datos almacenados en una célula de bits de SRAM seleccionada entre una pluralidad de células de bits de SRAM de una matriz de datos…