CIP-2021 : G06F 7/52 : Multiplicación; División (G06F 7/483 - G06F 7/491, G06F 7/544 - G06F 7/556 tienen prioridad).
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G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 7/00 Métodos o disposiciones para el procesamiento de datos actuando sobre el orden o el contenido de los datos tratados (circuitos lógicos H03K 19/00).
G06F 7/52 · · · Multiplicación; División (G06F 7/483 - G06F 7/491, G06F 7/544 - G06F 7/556 tienen prioridad).
CIP2021: Invenciones publicadas en esta sección.
DISPOSITIVO PARA LA MULTIPLICACION CON FACTORES CONSTANTES Y SU UTILIZACION PARA LA COMPRESION DE VIDEO (MPEG).
(16/04/2006) Dispositivo para la multiplicación de un multiplicando binario (QMi) por factores (QS) constantes a partir de un número de factores diferentes con las siguientes características: a) con una instalación (TAB), para la memorización de porciones de factores (QSF) y de porciones de desplazamiento (QSS), en la que a cada factor constante (QS) está asociada una porción de factor (QSF) respectiva y una porción de desplazamiento (QSS), y en la que la porción de desplazamiento (QSS) indica un número determinado de posiciones binarias, en las que debe desplazarse la porción del factor (QSF), para generar a partir de ella el factor constante (QS) respectivo; b) con una instalación de multiplicación binaria reducida (MULT1, CMEM, MULT2), que multiplica el multiplicando…
METODO PARA LA COMPUTACION DE LAS OPERACIONES DE DIVISION, RECIPROCO, RAIZ CUADRADA Y RAIZ CUADRADA INVERSA.
(16/11/2004) Método para la computación de las operaciones de división, recíproco, raíz cuadrada y raíz cuadrada inversa. El método para la computación en doble precisión en formato de punto flotante de las operaciones indicadas es utilizable en procesadores numéricos y microprocesadores. Se caracteriza por el empleo de una aproximación polinómica minimax de segundo orden para obtener una estimación inicial de los valores del recíproco y la raíz cuadrada inversa, y por la posterior realización de una única iteración modificada del algoritmo de Goldschmidt. La realización de una única iteración de Goldschmidt permite una considerable reducción en la latencia del método propuesto con respecto a métodos previos, sin que el área total del circuito…
MULTIPLICADOR RAPIDO PARA MULTIPLICAR UNA SEÑAL NUMERICA POR UNA SEÑAL PERIODICA.
(16/11/2001). Solicitante/s: THOMSON-CSF SEXTANT. Inventor/es: RENARD, ALAIN.
LA INVENCION SE REFIERE A UN CIRCUITO DE MULTIPLICACION DIGITAL PARA MULTIPLICAR UNA SEÑAL DIGITAL SN POR UNA FORMA DE ONDA PERIODICA, EN PRINCIPIO SINUSOIDAL. ESTE CIRCUITO UTILIZA UN GENERADOR DIGITAL DE FASE PERIODICA {PH} QUE VARIA EN DIENTE DE SIERRA, Y UTILIZA UNA APROXIMACION DE LAS MUESTRAS DE UNA FUNCION KSEN{PH} POR SUMAS ALGEBRAICAS DE POTENCIAS ENTERAS POSITIVAS DE DOS PARA CADA VALOR DE FASE, SIENDO K UN COEFICIENTE IDENTICO PARA TODOS LOS VALORES DE FASE. EL PRODUCTO DE SN POR ESTAS SUMAS ALGEBRAICAS ES RAPIDO, SENCILLO DE REALIZAR Y NO REQUIERE UNA TABLA DE SENOS. UN DECODIFICADOR QUE RECIBE LA FASE {PH} DEFINE LAS POTENCIAS DE DOS A ESTABLECER, Y UN CIRCUITO DE AGUJAS EFECTUA LAS MULTIPLICACIONES POR POTENCIAS DE DOS BAJO EL CONTROL DEL DECODIFICADOR. UNO O DOS SUMADORES (ADD1, ADD2) ESTABLECEN LAS SUMAS DE POTENCIAS DE DOS. EL RESULTADO ES UN VALOR APROXIMADO DEL PRODUCTO SN.K.SEN {PH}.
(01/02/1998) POR EJEMPLO PARA LAS APLICACIONES DE VIDEO SE REQUIEREN MULTIPLICADORES RAPIDOS CON UNA ALTA RESOLUCION. PERO UNA RESOLUCION MAYOR DA COMO RESULTADO QUE SE TENGAN QUE CALCULAR PRODUCTOS MAS PARCIALES DE FORMA INTERNA. PUEDE USARSE EL ALGORITMO DE BOOTH-MC SORLEY PARA REDUCIR EL NUMERO REQUERIDO DE PRODUCTOS PARCIALES. ESTE ALGORITMO PUEDE COMBINARSE CON UNA PROPAGACION DIAGONAL DEL ACARREO DE UN PRODUCTO PARCIAL AL OTRO, PERMITIENDO QUE TODAS LAS SUMAS SE CALCULEN EN UNA LINEA SIMULTANEAMENTE. PERO EL TIEMPO DE MULTIPLICACION NO ES LO SUFICIENTEMENTE CORTO. EL MULTIPLICADOR DE LA INVENCION TIENE UN DISEÑO CERCANO AL CMOS Y HA SIDO CONSTRUIDO CON TECNOLOGIA BICMOS DE 1.2 (MU), QUE TIENE UN TIEMPO DE APLICACION DE 9 NS CON UNA TENSION DE SUMINISTRO DE 5 VOLTIOS. SE HA CONSEGUIDO UN TIEMPO DE MULTIPLICACION MINIMO MEDIANTE…
METODO Y DISPOSITIVO PARA LLEVAR A CABO UNA DIVISION ARITMETICA APROXIMADA.
(01/03/1996). Solicitante/s: TELEFONAKTIEBOLAGET L M ERICSSON. Inventor/es: TORE, MIKAEL ANDRE, MANSOOR, KHAN.
METODO Y ORDEN PARA REALIZAR UNA DIVISION APROXIMADA DE UN NUMERO CONSTANTE MEDIANTE UN NUMERO VARIABLE EN FORMA BINARIA. SE SUPONE QUE EL NUMERO VARIABLE SE COMPONE DE UN BIT DE CARACTER Y UNA VARIEDAD DE BITS QUE ESTABLECE EL VALOR ABSOLUTO DEL NUMERO. EL NUMERO SE CONVIERTE MEDIANTE LA FORMACION PRIMERO DE UNA PALABRA DIGITAL, SUSTITUYENDO CON CEROS LOGICOS CUALQUIERA DE LOS LOGICOS QUE TENGAN UN SIGNIFICADO MENOR QUE EL LOGICO MAS SIGNIFICATIVO DE LOS BITS. LUEGO SE FORMA UN NUMERO NUEVO EN FORMA BINARIA, LEYENDO EL BIT DE CARACTER DEL NUMERO VARIABLE COMO UN BIT DE CARACTER Y LEYENDO LOS BITS DE LA PALABRA DIGITAL EN UN ORDEN INVERSO. LA DISTRIBUCION PUEDE COMPRENDER PRINCIPALMENTE UNA RED DE PUERTA UNICA.
CIRCUITO DE CONTROL DE GANANCIA DE SEÑAL DIGITAL.
(01/06/1994) UN SISTEMA DE CONTROL DEL VOLUMEN O VARIACION DE LA AMPLITUD DE LAS SEÑALES DIGITALES INCLUYE UNA CONEXION EN CASCADA DE UN MULTIPLICADOR/DIVISOR BASTO (18,18',18'') PARA CAMBIAR LOS VALORES DE LAS SEÑALES DIGITALES EN INCREMENTOS DE 6 DB Y UN MULTIPLICADOR/DIVISOR FINO (20,20',20'',20''') PARA CAMBIAR LOGARITMICAMENTE LOS VALORES DIGITALES EN INCREMENTOS ESENCIALMENTE IGUALES MENORES DE 6 DB. EL MULTIPLICADOR/DIVISOR BASTO MULTIPLICA DE FORMA SELECTIVA LA SEÑAL DIGITAL POR POTENCIAS DE 2. EL MULTIPLICADOR/DIVISOR FINO ES UN CIRCUITO DESMULTIPLICADOR QUE MULTIPLICA LA SEÑAL DIGITAL POR VALORES PREDETERMINADOS, UNA SECUENCIA ASCENDENTE/DESCENDENTE DE LOS CUALES FORMA UNA SECUENCIA ESENCIALMENTE…
UN APARATO DIVISOR ELECTRONICO,CON CIRCUITERIA SIMPLIFICADA.
(01/09/1986). Solicitante/s: FUJITSU LIMITED.
DISPOSITIVO DIVISOR ELECTRONICO. CONSTA DE UN REGISTRO PARA ALMACENAR EL VALOR DIVISOR, OTRO REGISTRO PARA DIVIDENDO O RESTO PARCIAL, UN CIRCUITO PARA PREDICCION DEL COCIENTE PARCIAL, UN MULTIPLICADOR A UTILIZAR CON EL CONTENIDO DEL REGISTRO DE DIVISOR, Y UN SUMADOR QUE RESTA LA SALIDA DEL MULTIPLICADOR DEL CONTENIDO DEL REGISTRO DEL RESTO PARCIAL Y PARA CALCULAR EL RESTO PARCIAL. UN SEGUNDO SUMADOR DETERMINA LA DIFERENCIA ENTRE LOS DIGITOS DE ORDEN SUPERIOR DEL MULTIPLICADOR Y LOS DEL REGISTRO DE RESTO PARCIAL. IGUALMENTE SE INCLUYEN LOS MEDIOS NECESARIOS PARA LOS ACARREOS Y PARA LA SELECCION DE LAS SALIDAS DE LOS CIRCUITOS PREDICTORES, QUE COMPRENDEN, A SU VEZ, CIRCUITOS GENERADORES DE VALORES DE COMPLEMENTO, CIRCUITOS PARA DETERMINAR EL COCIENTE PARCIAL Y CIRCUITO PARA LA COMPENSACION DEL MISMO.
UN PROCESADOR ASOCIATIVO CON CAPACIDAD DE MULTIPLICACION RAPIDA CON LONGITUD VARIABLE.
(16/06/1984) PROCESADOR ASOCIATIVO CON CAPACIDAD DE MULTIPLICACION RAPIDA CON LONGITUD VARIABLE.COMPRENDE: A) UNA ORDENACION DE PILAS Y COLUMNAS DE CELULA ASOCIATIVAS ADAPTADAS CADA UNA PARA ALMACENAR SIMULTANEAMENTE UN BIT DE SUMA Y UN BIT DE ARRASTRE; B) UN ELEMENTO DE MASCARA PARA IDENTIFICAR QUE UNA O MAS CELULAS CONTIENEN UN BIT DEL MULTIPLICADOR O DEL MULTIPLICANDO O DE AMBOS; C) UN ELEMENTO PARA ALMACENAR UN BIT DEL MULTIPLICADOR; D) UN ELEMENTO PARA MULTIPLICAR EL BIT DEL MULTIPLICANDO CON UN BIT DEL MULTIPLICADOR; E) UN ELEMENTO PARA ACTIVAR LA CELULA DURANTE UNA OPERACION DE MULTIPLICACION PARA QUE LA CELULA ALMACENE DOS BITS DEL RESULTADO DE LA MULTIPLICACION; F) UN ELEMENTO DE UNIDAD DE LOGICA ARITMETICA PARA RECIBIR EN SERIE LOS BITS DEL MULTIPLICADOR PARA SUMAR O RESTAR EL BIT DEL MULTIPLICANDO…
UNA ESTRUCTURA MULTIPLICADORA RAPIDA DE UN CIRCUITO INTEGRADO MOS.
(12/01/1984). Solicitante/s: STANDARD ELECTRICA, S.A..
ESTRUCTURA MULTIPLICADORA RAPIDA DE UN CIRCUITO INTEGRADO MOS PARA LA MULTIPLICACION DE DOS PALABRAS BINARIAS DE N BITS.CONSTA DE N MULTIPLICADORES ELEMENTALES DISPUESTOS EN UNA MATRIZ CUADRADA, CADA UNO DE LOS CUALES SUMINISTRA EL PRODUCTO PARCIAL DE UN BIT DE LA PRIMERA DE DICHAS PALABRAS, ASIGNADO A LA COLUMNA CORRESPONDIENTE DE LA MATRIZ, Y UN BIT DE LA SEGUNDA PALABRA, ASIGNADO A LA CORRESPONDIENTE LINEA DE LA MATRIZ; Y DE CELULAS SUMADORAS BINARIAS ELEMENTALES ASOCIADAS CON LOS MULTIPLICADORES ELEMENTALES PARA PRODUCIR LAS SUMAS SUCESIVAS REQUERIDAS PARA OBTENERLOS 2N BITS DEL PRODUCTO FINAL, ESTANDO DISPUESTAS ESTAS CELULAS EN UNA MATRIZ ASOCIADA.
APARATO PARA MULTIPLICAR UN MULTIPLICANDO DECIMAL POR DIGITOS DECIMALES SUCESIVOS DE UN MULTIPLICADOR EN UN SISTEMA DE TRATAMIENTO DE DECIMALES.
(01/03/1983). Solicitante/s: HONEYWELL INFORMATION SYSTEMS INC..
APARATO PARA REALIZAR MULTIPLICACION DECIMAL Y EFECTUAR TRATAMIENTOS DE CADENAS DE CARACTERES Y DATOS DECIMALES. COMPRENDE REGISTROS PARA ALMACENAR DIGITOS DECIMALES DEL MULTIPLICADOR Y DEL MULTIPLICANDO, REGISTROS DE MULTIPLICACION PARA CADA DIGITO DECIMAL DE MULTIPLICADOR SUCESIVO Y MEMORIA FIJA QUE CONTIENE UNA TABLA DE MULTIPLOS DE DIGITOS. LA UNION DE LA MEMORIA CON LOS REGISTROS Y CON LA CPU GENERA SUCESIVAMENTE UNA PLURALIDAD DE DIGITOS DECIMALES DE PRODUCTO DE UNIDADES Y DE PRODUCTO DE DECENAS.
PERFECCIONAMIENTOS EN MULTIPLICADORES SERIALES DIGITALES.
(01/05/1977). Solicitante/s: WESTERN ELECTRIC COMPANY INCORPORATED.
Resumen no disponible.
PROCEDIMIENTO DE MULTIPLICACION RAPIDA DE DOS MAGNITUDES CODIFICADAS EN SISTEMA BINARIO Y DISPOSITIVO NUMERICO PARA SU PUESTA EN PRACTICA.
(16/04/1977). Solicitante/s: JEUMONT-SCHNEIDER.
Resumen no disponible.