(29/07/2020) Un procesador que comprende: un decodificador para decodificar una instrucción de reorganización de bits de un vector, comprendiendo la instrucción de reorganización de bits de un vector un primer operando de origen, un segundo operando de origen y un operando de destino; un primer registro de vector identificado por el primer operando de origen para almacenar una pluralidad de elementos de datos de origen; un segundo registro de vector identificado por el segundo operando de origen para almacenar una pluralidad de elementos de control, correspondiendo cada uno de los elementos de control a uno diferente de una pluralidad de elementos…

(24/06/2020) Un método para controlar la ejecución de hilos en un entorno informático, comprendiendo dicho método: detener , mediante un hilo que se llevan a cabo en un procesador del entorno informático, la ejecución de otro hilo que se ejecuta dentro del procesador, usando la parada uno o más bits en uno o más registros compartidos del procesador, estando el uno o más registros compartidos por el hilo y el otro hilo, comprendiendo la parada: determinar si el otro hilo está prohibiendo su detención comprobando un bit seleccionado en un registro de control, en donde el registro de control comprende un registro de dicho uno o más registros compartidos del procesador y un bit seleccionado en un registro…

(27/05/2020) Un procesador que comprende: una pluralidad de núcleos; una caché de instrucciones de nivel 1, L1, para almacenar una pluralidad de instrucciones del estándar de cifrado avanzado, AES, cada instrucción AES tiene un opcode único; una caché de datos de L1; lógica de extracción de instrucciones para extraer instrucciones de la caché de instrucciones de L1; lógica de decodificación para decodificar las instrucciones; un primer registro de origen para almacenar una clave de ciclo a ser utilizada para un ciclo de una operación de cifrado AES; un segundo registro de origen para almacenar datos de entrada a ser cifrados mediante el ciclo de la operación de cifrado AES; y una unidad de ejecución que incluye lógica de ejecución AES para ejecutar al menos una primera instrucción…

(25/03/2020) Un procedimiento para realizar una operación de tipo "una instrucción, múltiples datos" (SIMD) de anchura mixta, comprendiendo el procedimiento: recibir , por un procesador, una instrucción SIMD que especifica: un único operando vectorial fuente, que comprende un primer conjunto de elementos de datos fuente de una primera anchura de bits; y un operando vectorial destino que comprende elementos de datos destino de una segunda anchura de bits, donde la segunda anchura de bits es dos veces la primera anchura de bits, en el que el único operando vectorial fuente único se expresa como un único registro, y el operando vectorial destino se expresa como un par de registros, que incluyen un primer registro que comprende un primer subconjunto de los elementos de datos destino y…

(19/02/2020) Un producto de programa informático para emular instrucciones en un entorno informático, comprendiendo el producto de programa informático: un medio de almacenamiento legible por ordenador legible por un circuito de procesamiento y que almacena instrucciones para su ejecución por el circuito de procesamiento para realizar un método que comprende: determinar a partir de una primera instrucción definida para una primera arquitectura informática que la primera instrucción incluye un especificador de operando de registro no contiguo que tiene una primera porción y una segunda porción, no contigua con la primera porción; obtener el especificador de operando de registro no contiguo…

(04/12/2019) Un método implementado por ordenador para implementar un protocolo de coherencia, comprendiendo el método: enviar , por un procesador (112a) solicitante, una solicitud de datos a un procesador remoto, siendo dicha solicitud por una transacción solicitante que se ejecuta en el procesador (112a) solicitante que envía la solicitud; recibir , por el procesador solicitante, una respuesta del procesador remoto, incluyendo la respuesta un estado de transacción de una transacción remota en el procesador remoto, en el que el estado de transacción recibido en la respuesta del procesador remoto incluye: un tipo de interferencia en…

(15/05/2019) Un procedimiento para manejar una instrucción de no bifurcación condicional, que comprende: identificar una instrucción de no bifurcación condicional, CNB, como idónea para una predicción; predecir, en respuesta a satisfacer un criterio de evaluación , si la instrucción CNB idónea se ejecutará o no, en el que el criterio de evaluación de predicción corresponde a un estado fuertemente no ejecutado; ejecutar la instrucción CNB idónea como una instrucción de no operación, NOP en respuesta a una predicción de que la instrucción CNB idónea no se ejecutará; de forma alternativa, ejecutar con normalidad la instrucción CNB idónea en respuesta a una predicción de que la instrucción CNB idónea va a ejecutarse; y registrar en una tabla de historial condicional si la instrucción CNB idónea se ejecutó o no y predecir que la siguiente instrucción…

(17/04/2019) Un método de controlar la ejecución de una transacción en un entorno informático, comprendiendo el método los pasos de: Iniciar, mediante un procesador, la ejecución de una transacción en un modo de transacción a través de una instrucción de inicio de transacción, la instrucción de inicio de transacción para iniciar cualquiera de entre un primer tipo de transacción o un segundo tipo de transacción, comprendiendo la transacción una pluralidad de instrucciones a ser ejecutadas, e indicando de manera explícita la instrucción de inicio de transacción mediante un campo en la instrucción de inicio de transacción que se ha iniciado el primer tipo de transacción o el segundo tipo de transacción; en base a que la transacción sea el segundo tipo de transacción, la ejecución fija un código de condición a un primer valor, en base…

(13/03/2019) Un método para facilitar el procesamiento de transacciones dentro de un entorno de computación, comprendiendo dicho método: obtener una instrucción de inicio de transacción, comprendiendo la instrucción de inicio de transacción un opcode que especifica una instrucción de inicio de transacción de un tipo particular, y un campo que especifica una máscara de guardar de registro general que tiene una pluralidad de bits, cada uno de los cuales representa un par de registros par-impar generales, y cuando el bit tiene un valor el par de registro par-impar correspondiente se guarda y cuando el bit tiene el otro valor el par de registro par-impar correspondiente no se guarda, para que la instrucción de inicio de transacción inicie una transacción, y la máscara de guardar de registro general especifique explícitamente…

(13/03/2019) Un método para gestionar interrupciones en un entorno informático, el método comprendiendo las etapas de iniciar, por un procesador, una transacción mediante la ejecución de una instrucción transaction begin , la transacción retrasando, de manera eficaz, el compromiso de almacenamientos transaccionales con la memoria principal hasta la finalización de una transacción seleccionada, el método caracterizado por que: la instrucción transaction begin incluye un campo que especifica un control de filtrado de interrupción de programa, el control de filtrado de interrupción de programa controlando si ciertas clases de condiciones de excepción de programa que ocurren mientras el procesador está en el modo de ejecución transaccional resultan en una interrupción; detecta,…

(27/02/2019) Un método de control de ejecución de instrucciones dentro de transacciones en un procesador; en donde el procesador comprende una unidad de ejecución de punto flotante para ejecutar instrucciones de punto flotante; un registro de acceso que incluye una especificación indirecta de un elemento de control de espacio de direcciones que designa una tabla de traducción para un espacio de direcciones específico a ser usado en traducción de direcciones; en donde una transacción incluye una secuencia de instrucciones a ser completada como una única unidad atómica o a ser abortada; dicho método que comprende ejecutar, por el procesador, una instrucción de máquina de comienzo de transacción , la ejecución que comprende iniciar una transacción; caracterizado por ejecutar…

(07/11/2018) Un procedimiento para ejecutar, mediante un procesador, una instrucción de lectura vectorial para colocar uno o más valores de datos de elementos en un vector de salida, que comprende: identificar un vector de control de permutación vertical que comprende una pluralidad de elementos, comprendiendo cada elemento de la pluralidad de elementos una dirección de registro que indica un registro vectorial de una pluralidad de registros vectoriales del procesador; para cada elemento de la pluralidad de elementos: leer una dirección de registro del vector de control de permutación vertical; y recuperar un valor de datos de elementos del registro vectorial indicado…

(05/11/2018) Una unidad de ejecución de vectores para su uso en un procesador digital de señales que tiene un núcleo de procesador, dicho núcleo comprendiendo una memoria de programa dispuesta para contener instrucciones para una pluralidad de unidades de ejecución, el procesador digital de señales comprendiendo adicionalmente una pluralidad de unidades de memoria de datos dispuestas para contener datos para ser usados por la unidad de ejecución de vectores, el núcleo, la unidad de ejecución de vectores y las unidades de memoria de datos estando interconectadas por una red , dicha unidad de ejecución de vectores estando dispuesta para ejecutar instrucciones, incluyendo instrucciones vectoriales que deben realizarse en datos múltiples en forma…

(13/06/2018) Un producto de programa informático que comprende un medio de almacenamiento legible por ordenador legible por un circuito de procesamiento y que almacena código de programa para la ejecución por el circuito de procesamiento para realizar un método que comprende: obtener, mediante un procesador, una instrucción de máquina para la ejecución, comprendiendo la instrucción de máquina: al menos un campo de código de operación para proporcionar un código de operación, identificando el código de operación una operación de carga a frontera de bloque; un campo de registro que se va a usar para designar un registro, comprendiendo el registro un primer operando; al menos un campo que se va a usar para indicar una dirección de partida en memoria principal; y ejecutar la instrucción…

(06/06/2018) Un sistema informático que comprende: una configuración que comprende un núcleo configurable entre un modo de hilo único (ST) y un modo de multihilo (MT), el modo ST abarca un hilo principal y el modo MT abarca el hilo principal y uno o más hilos secundarios en los recursos compartidos del núcleo; y una facilidad de multihilo configurada para controlar la utilización de la configuración en donde la facilidad de multihilo se adapta para ejecutar en el hilo principal en el modo ST, una instrucción de configuración del modo MT; obtener un número de hilos solicitados desde una ubicación especificada…

(30/05/2018) Un producto de programa informático para ejecutar una instrucción de máquina en una unidad central de procesamiento, comprendiendo el producto de programa informático: un medio de almacenamiento legible con ordenador, legible por medio de un circuito de procesamiento, e instrucciones de almacenamiento para su ejecución por el circuito de procesamiento para llevar a cabo un método que comprende: obtener, mediante el procesador, una instrucción de máquina para su ejecución, estando la instrucción de máquina definida para su ejecución con ordenador conforme a una arquitectura de ordenador, comprendiendo la instrucción de máquina : al menos un campo de opcode (302a) para proporcionar…

(18/10/2017) Un procesador digital de señales que comprende al menos una unidad funcional, que puede ser una unidad de ejecución de vectores , o un acelerador, y al menos una primera unidad de memoria dispuesta para proporcionar datos para ser operados por la unidad funcional, una tercera unidad y una red en chip que conecta la unidad funcional, la primera unidad de memoria y la tercera unidad, dicho procesador digital de señales estando caracterizado porque la tercera unidad está dispuesta para proporcionar datos de direccionamiento en la forma de un vector de direcciones para ser usado para direccionar la primera unidad de memoria , dicha tercera unidad siendo conectable a la primera unidad de memoria…

(21/12/2016) Un microcontrolador que, comprende: una memoria de datos dividida en una pluralidad de bancos de memoria, en el que dicha memoria de datos comprende un primer conjunto de bancos de memoria y un segundo conjunto de bancos de memoria de dicha pluralidad de bancos de memoria; un multiplexor de direcciones para proporcionar una dirección de dicha memoria de datos; un registro de instrucciones que proporciona una primera dirección parcial a una primera entrada de dicho multiplexor de direcciones; un registro de selección de bancos para proporcionar una segunda dirección parcial a dicha primera entrada de dicho multiplexor de direcciones; y una pluralidad de registros de funciones especiales puestos en…

(29/06/2016) Un sistema quirúrgico ocular que comprende: una consola quirúrgica que tiene un subsistema fluídico , un subsistema de pedal de pie de entrada y un subsistema de facoemulsificación; una primera cámara configurada para comunicar vídeo en directo de un sitio quirúrgico ocular; una interfaz de usuario portable en comunicación con la consola, comprendiendo la interfaz de usuario portable una pantalla de interfaz que tiene: un área de visión quirúrgica dispuesta centralmente; y una región de visualización de datos periférica configurada para mostrar los datos relativos a una cirugía…

(26/11/2015) Un método para ejecutar una instrucción máquina en una unidad central de proceso que comprende los pasos de: obtener, mediante un procesador, una instrucción máquina para ejecución, la instrucción máquina que se define para ejecución de ordenador según una arquitectura de ordenador, la instrucción máquina que comprende: al menos un campo de código de operación (302a, 302b) para proporcionar un código de operación, el código de operación que identifica una operación Encontrar Elemento Igual de Vector; un campo de extensión a ser usado en la designación de uno o más registros; un primer campo de registro combinado con una primera parte del campo de extensión para designar un primer registro, el primer…

(15/04/2015) Un dispositivo de procesador, en particular un microcontrolador o un microprocesador, que comprende: una memoria de datos de registros que comprende un espacio físico de direcciones, siendo la memoria de datos accesible a través de una pluralidad de bancos secuenciales de memoria (110x) que definen un espacio lineal de direcciones, en el que por lo menos un subconjunto de los bancos de memoria (110x) están organizados de modo que cada banco de memoria (110x) del subconjunto, comprende por lo menos una primera y una segunda área de memoria , en el que dicha primera área de memoria comprende unos registros de función especial mapeados en memoria y dentro del espacio lineal de direcciones las segundas áreas de memoria forman un bloque no consecutivo de memoria;…

(26/11/2014) Un procesador, que comprende: un primer camino de datos (137, 714 y 715) que tiene una primera anchura de bits; un segundo camino de datos (entre 136 y 149; 714 y 720n) que tiene una segunda anchura de bits mayor que la primera anchura de bits; una serie de terceros caminos de datos (155 a 158; 720A y 740) que tienen una anchura de bits combinada menor que la segunda anchura de bits; un primer almacenamiento de operando amplio acoplado al primer camino de datos y al segundo camino de datos para almacenar un primer operando amplio recibido sobre el primer camino de datos, teniendo el primer operando amplio un tamaño con un número de bits mayor que la primera anchura de bits; un segundo almacenamiento de operando amplio…

(16/10/2013) Un procedimiento implementado por ordenador para bloquear que funciones específicas a ser realizadas por unainstrucción sean ejecutadas por un procesador lógico que ejecuta una máquina virtual, en el que el procedimientocomprende: establecer un valor de bloqueo de instrucción definido para la máquina virtual, para bloquear laejecución de una instrucción, en el que el valor de bloqueo de instrucción indica las funciones permitidas; extraer , por dicho procesador lógico, una instrucción a ser ejecutada por el procesador lógico, enel que la instrucción comprende un código de operación y especifica un código de función de entre unapluralidad de códigos de función, en el que el código de función se usa para seleccionar la función a realizarpor la instrucción,…

(27/02/2013) Un dispositivo de microprocesador de n bits que comprende: una unidad central de procesamiento de n bits (CPU); una pluralidad de registros de funciones especiales y de registros de proposito general con los que seestablece una correlacion en memoria con una pluralidad de bancos, en el que los registros de funcionesespeciales comprenden por lo menos dos registros de direccion de memoria indirecta de 16 bits a losque puede acceder dicha CPU a traves de todos los bancos; una unidad de acceso a banco para acoplar dicha CPU con uno de dicha pluralidad de bancos; una memoria de datos acoplada con la CPU; y una memoria de programa acoplada con la CPU, en el que dichos registros de direccion de memoria indirecta pueden accionarse para acceder…

(15/08/2012) Un método para medir el tiempo de procesamiento o tratamiento acumulado para tareas seleccionadas,mediante la ejecución de una instrucción de máquina EXTRACCIÓN DE TIEMPO DE CPU, dentro de un sistemainformático que incluye un conjunto de 16 registros accesibles por la instrucción y un temporizador de CPU, de talmanera que el método comprende: obtener, para la ejecución de la instrucción de máquina EXTRACCIÓN DE TIEMPO DE CPU definida por unaarquitectura, la instrucción EXTRACCIÓN DE TIEMPO DE CPU que comprende un campo de código op (opcode)que identifica la instrucción, un primer campo de base (B1) para identificar un primer registro y un primer campo dedesplazamiento (D1), un segundo campo de base (B2) para identificar un segundo registro y un segundo campo dedesplazamiento (D2), y un tercer registro, de tal manera que el tercer registro guarda…

(11/05/2012) Un método informático implementado para descubrir información de topología que comprende información de anidado de procesadores (CPU) de una configuración de invitado en un sistema de ordenador dividido en particiones de manera lógica, comprendiendo el método: buscar , mediante un procesador de la configuración de invitado una instrucción de STORE SYSTEM INFORMATION (ALMACENAR INFORMACIÓN DEL SISTEMA) para su ejecución, la instrucción de STORE SYSTEM INFORMATION definida por una arquitectura de ordenador; ejecutar la instrucción de STORE SYSTEM INFORMATION, en donde dicha instrucción de STORE SYSTEM INFORMATION comprende un campo de código de operación y un campo de registro base, el campo de registro base para identificar una posición en la memoria de un bloque de información de sistema (SYSIB); la ejecución caracterizada porque…

(27/04/2012) Un método para un cambio de configuración de una topología de una pluralidad de procesadores invitados (CPU invitadas) de una configuración de invitado en un sistema de ordenador anfitrión dividido en particiones lógicas que comprende procesadores anfitriones (CPU anfitrionas), estando el método caracterizado por: un procesador invitado de la configuración de invitado que busca una instrucción de realizar función de topología definida por una arquitectura de ordenador, comprendiendo la instrucción de realizar función de topología un campo de código de operación que especifica la instrucción de realizar función de topología y un campo de registro que especifica un…

(28/03/2012) Un método para llevar a cabo una función de gestión de trama en un procesador capaz de traducir una dirección virtual a una dirección traducida de un bloque de datos en almacenamiento principal en un sistema informático de una arquitectura de máquina que tiene una jerarquía de tablas de traducción utilizadas para la traducción de dicha dirección virtual, estando definida dicha función de gestión de trama para dicha arquitectura de máquina, estando el método caracterizado por que comprende: obtener una instrucción de máquina que contiene un código de operación para una instrucción de activar clave de almacenamiento y borrar; y ejecutar la instrucción de máquina, comprendiendo: obtener un campo de gestión de trama con un campo de clave que comprende una serie de bits de…

(27/10/2010) La invención se refiere a un sistema microprocesador que comprende un microprocesador que comprende un camino de datos y una unidad de control cableada. El sistema está configurado para, como respuesta a una instrucción de reconfiguración , reconfigurar la unidad de control, de manera que la unidad de control, - antes de recibir dicha instrucción de reconfiguración, está configurada para que el microprocesador procese instrucciones de un programa compilado para una primera arquitectura de procesador, y - después de recibir dicha instrucción de reconfiguración, se reconfigure para quedar configurada para que el microprocesador procese instrucciones de un programa compilado para una segunda arquitectura de procesador, distinta de la primera arquitectura de procesador