CIP-2021 : G06F 13/30 : con control prioritario.
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G FISICA.
G06 CALCULO; CONTEO.
G06F PROCESAMIENTO ELECTRICO DE DATOS DIGITALES (sistemas de computadores basados en modelos de cálculo específicos G06N).
G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de procesamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16).
G06F 13/30 · · · · con control prioritario.
CIP2021: Invenciones publicadas en esta sección.
Procedimiento de inicio de chip, chip de procesador multinúcleo y medio de almacenamiento.
(09/11/2016) Un procedimiento de inicio de chip para uso en un chip de procesador que comprende al menos más de dos procesadores y más de dos unidades de almacenamiento, que comprende: definir una primera cola de prioridades de inicio de los más de dos procesadores, y definir una segunda cola de prioridades de inicio de cada una de las más de dos unidades de almacenamiento para cada procesador ; y que además comprende:
determinar, según la primera cola de prioridades, un primer procesador que se ha de iniciar y tiene una prioridad más alta ;
cargar sucesivamente, mediante el primer procesador, un programa de inicio a partir de cada unidad de almacenamiento según la segunda cola de prioridades correspondiente…
SISTEMA CONTROLADO DE ACCESO DIRECTO A LA MEMORIA.
(01/11/1994). Solicitante/s: FUJITSU LIMITED. Inventor/es: TANIKAWA, AKINAO, OHSHIMA, TOSHIHARU, SAKAI, TOSHIHIRO.
UN SISTEMA CONTROLADO DE ACCESO DIRECTO A LA MEMORIA (DMA) QUE EJECUTA UNA TRANSMISION DE DATOS DMA ENTRE LA MEMORIA PRINCIPAL , LA MEMORIA VIRTUAL Y DISCOS DE MEMORIA MIENTRAS INTERCAMBIA TRANSMISIONES DMA DE SOLICITUD Y CONFIRMACION ENTRE UNIDADES DE CONTROL DE DISCO , LA UNIDAD DE CONTROL DE TRANSMISION DE MEMORIA A MEMORIA Y LA UNIDAD COMUN DE CONTROL DMA . LA VELOCIDAD DE TRANSMISION DE DATOS ENTRE LA MEMORIA PRINCIPAL Y LA MEMORIA VIRTUAL ES VARIABLE DE ACUERDO CON EL ESTADO DE CARGA DE LA UNIDAD DE CONTROL DMA PARA LAS MEMORIAS DE DISCO CONSIGUIENDO QUE LA CAPACIDAD DE TRANSMISION DE LA UNIDAD DE CONTROL DMA SE MANTENGA CONTINUAMENTE EN UN NIVEL ELEVADO.
SISTEMA DE COMPUTADOR QUE TIENE ARBITRAJE DE ACCESO DIRECTO A MEMORIADE CANALES MULTIPLES.
(16/04/1993). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: HEATH, CHESTER ASBURY, LENTA, JORGE EDUARDO.
UN SISTEMA DE ORDENADOR EN EL QUE EL NUMERO DE CANALES PERIFERICOS ES MAS GRANDE QUE EL NUMERO DE CANALES DMA PROVISTOS EN EL SISTEMA PUEDEN TODOS TENER ACCESO DMA. ALGUNO DE LOS CANALES DMA ESTAN DERIVADOS A UNOS DE LOS PERIFERICOS, MIENTRAS OTROS SON COMPARTIDOS PARA PERMANECER CON UNO DE LOS PERIFERICOS. CADA PERIFERIA QUE TIENEN ACCESO DMA TIENE UN VALOR PRIORITARIO DEL CANAL. CUANDO UN PERIFERIO QUIERE ACCESO DMA, TRANSMITE SU VALOR PRIORITARIO DE CANAL HACIA UN BUS DE ARBITRAJE. EL VALOR PRIORITARIO DE CANAL GANADO ES ENTONCES COMPARADO CON LOS VALORES DE ASIGNACION DE CANAL DMA PRESTADO. SI LA COMPARACION ES AFORTUNADA, EL PERIFERIO CORRESPONDIENTE AL VALOR DE ASIGNACION DE CANAL DMA CON EL QUE LA COMPARACION FUE AFORTUNADA.
SISTEMA DE COMPUTADOR CON ARBITRAJE DE CANAL DE ACCESO DIRECTO A MEMORIA.
(01/02/1993). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION. Inventor/es: HEATH, CHESTER ASBURY, CONCILIO, IAN ANTHONY, HAWTHORNE, JEFFREY ALAN, LENTA, JORGE EDUARDO, NGUYEN, LONG DUY.
UN SISTEMA DE COMPUTADOR SE ACOPLA A PERIFERICOS QUE TIENEN SU PROPIO ARBITRAJE DE CANAL DMA Y A PERIFERICOS QUE NO TENGAN MANEJADOR DE ARBITRAJE. UNA UNIDAD DE ARBITRAJE SEPARADA, CONTROLADA DIRECTAMENTE POR LA CPU, SE SUMINISTRA PARA ARBITRAR EL NOMBRE DE LOS PERIFERICOS QUE NO TENGAN MANEJADOR DE ARBITRAJE. LA CPU PUEDE DE ESTA FORMA ASIGNAR LIBREMENTE DIFERENTES NIVELES DE ARBITRAJE A DICHOS PERIFERICOS, Y PUEDE INSTRUIR A LA UNIDAD DE ARBITRAJE PARA ARBITRAR SIMULTANEAMENTE SOBRE DIFERENTES NIVELES DE ARBITRAJE O PARA DOS O MAS CANALES DE DMA.