CIP 2015 : G06F 13/26 : con control prioritario.

CIP2015GG06G06FG06F 13/00G06F 13/26[4] › con control prioritario.

Notas[t] desde G01 hasta G12: INSTRUMENTOS

G SECCION G — FISICA.

G06 COMPUTO; CALCULO; CONTEO.

G06F TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores en los que una parte del cálculo se efectúa hidráulica o neumáticamente G06D, ópticamente G06E; sistemas de computadores basados en modelos de cálculo específicos G06N).

G06F 13/00 Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento (circuitos de interfaz para dispositivos de entrada/salida específicos G06F 3/00; sistemas multiprocesadores G06F 15/16).

G06F 13/26 · · · · con control prioritario.

CIP2015: Invenciones publicadas en esta sección.

Procedimiento para minimizar el número de líneas de IRQ desde periféricos a un cable.

(29/06/2016). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: WILEY, GEORGE ALAN., SENGOKU,SHOICHIRO, WIETFELDT,RICHARD DOMINIC.

Un dispositivo maestro , que comprende: una primera interfaz a un bus de petición de interrupción, IRQ, de línea única , al que están acoplados uno o más dispositivos esclavos ; una segunda interfaz a un bus de datos de control al que están también acoplados uno o más dispositivos esclavos; y un circuito de procesamiento acoplado a la primera interfaz y a la segunda interfaz, estando el circuito de procesamiento adaptado para: agrupar los uno o más dispositivos esclavos en uno o más grupos, donde cada grupo está asociado a una señal de IRQ diferente; supervisar el bus IRQ para determinar cuándo una señal de IRQ es activada por al menos un dispositivo esclavo; identificar un grupo al que está asociada la señal de IRQ; y recorrer los dispositivos esclavos del grupo identificado para determinar un dispositivo esclavo activador que activó la señal de IRQ en el bus IRQ.

PDF original: ES-2647147_T3.pdf

COLOCACION DE PROCESAMIENTO DE INTERRUPCION EN UN SISTEMA MULTIPROCESADOR.

(01/08/1998). Solicitante/s: NCR INTERNATIONAL INC.. Inventor/es: PIEPHO, RICHARD STEWART.

ESTA INVENCION SE REFIERE A UN MONTAJE PARA DISTRIBUIR INTERRUPCIONES DENTRO DE UN SISTEMA MULTIPROCESADOR Y PARA PROCESAR INTERRUPCIONES DE ORDENADORES PERSONALES (PC) ASI COMO INTERRUPCIONES DE MULTIPROCESADOR EN ESE SISTEMA. LAS NUEVAS INTERRUPCIONES SE DESVIAN DESDE PROCESADORES QUE HAN PROCESADO RECIENTEMENTE UNA INTERRUPCION, EVITANDO ASI QUE CUALQUIER PROCESADOR SE SOBRECARGUE CON UNA CARGA DE TRABAJO DE PROCESAMIENTO DE INTERRUPCION. ALGUNOS PROCESADORES SE EQUIPAN PARA PROCESAR INTERRUPCIONES DE PC E INTERRUPCIONES PARA SISTEMAS MULTIPROCESADORES. EN CADA PROCESADOR PUEDEN DESENMASCARARSE CLASES DE INTERRUPCIONES. SE UTILIZA UN ARBITRADOR DISTRIBUIDO PARA COLOCAR UNA INTERRUPCION ENTRE VARIOS PROCESADORES DISPONIBLES PARA PROCESAR LA INTERRUPCION.

APARATO PARA REDUCIR LOS INTENTOS DE REINTENTO DE INTERRUPCION.

(01/11/1997) UN SISTEMA DE ORDENADOR MULTIPROCESADOR QUE TIENE UN PRIMER PROCESADOR CON UN PRIMER MECANISMO DE INTERRUPCION PARA GENERAR SOLICITUDES DE INTERRUPCION, UN SEGUNDO PROCESADOR CON UN SEGUNDO MECANISMO DE INTERRUPCION Y UN BUS DEL SISTEMA PARA COMUNICAR LAS SOLICITUDES DE INTERRUPCION DEL PRIMER PROCESADOR AL SEGUNDO PROCESADOR. EL SEGUNDO MECANISMO DE INTERRUPCION RESPONDE A UNA SOLICITUD DE INTERRUPCION GENERANDO UNA RESPUESTA DE RECONOCIMIENTO EN EL BUS DEL SISTEMA CUANDO EL SEGUNDO PROCESADOR ACEPTA LA SOLICITUD DE INTERRUPCION Y GENERANDO UNA RESPUESTA DE NO CONOCIMIENTO EN EL BUS DEL SISTEMA CUANDO EL SEGUNDO PROCESADOR CONTIENE UNA SOLICITUD DE INTERRUPCION ANTERIOR O PENDIENTE CON UN NIVEL MAS ALTO Y REHUSA LA SOLICITUD DE INTERRUPCION. EL SEGUNDO MECANISMO DE INTERRUPCION RESPONDE A…

SISTEMA DE PROCESO DE DATOS CON UNA RAPIDA INTERRUPCION.

(16/10/1993) UN SISTEMA MULTIPROCESADOR INCLUYE UN NUMERO DE SUBSISTEMAS TODOS ELLOS ACOPLADOS EN COMUN A UN BUS DE SISTEMA ASINCRONO. UN APARATO SE INCLUYE EN LA LOGICA DEL INTERFACE DEL BUS DEL SISTEMA DE CADA SUBSISTEMA DE PROCESO PARA RECIBIR LOS COMANDOS DESDE EL BUS DEL SISTEMA Y COMPARA EL NIVEL DE PRIORIDAD DE INTERRUPCION DEL NUEVO COMANDO CON EL COMANDO ACTUAL QUE SE ESTA EJECUTANDO. SI EL NUEVO COMANDO TIENE UNA PRIORIDAD DE INTERRUPCION INFERIOR QUE EL COMANDO ACTUAL, ENTONCES EL SUBSISTEMA QUE ENVIA EL COMANDO RECIBIRA UNA RESPUESTA DE NO RECONOCIMIENTO DEL SISTEMA DE PROCESO. EL APARATO ES SENSIBLE A CIERTAS SEÑALES DE CONTROL DEL NUEVO COMANDO PARA PASAR POR ALTO LA LOGICA DE LA COMPARACION DE PRIORIDAD DE INTERRUPCION E INICIAR…

APARATO DE SINCRONIZACION DE CAMBIO DE NIVEL DE UN MULTIPROCESADOR.

(01/04/1993). Solicitante/s: BULL HN INFORMATION SYSTEMS INC.. Inventor/es: KEELEY, JAMES W., BARLOW, GEORGE J.

EL APARATO ESTA INCLUIDO DENTRO DE LOS CIRCUITOS DE CONEXION DE BUS DE CADA UNIDAD DE PROCESO DE UN SISTEMA DE MULTIPROCESO QUE SE CONECTA EN COMUN CON LAS OTRAS UNIDADES DEL SISTEMA MEDIANTE UN BUS DE SISTEMA ASINCRONO. EL APARATO SE ACOPLA AL REGISTRO DE NIVEL DE LA UNIDAD DE PROCESO Y A LOS CIRCUITOS DE INTERRUPCION. EN RESPUESTA A UN COMANDO QUE ESPECIFICA UN CAMBIO DE NIVEL, EL APARATO CONDICIONA A ESOS CIRCUITOS PARA ALMACENAR EL NIVEL E INTERRUMPIR LAS SEÑALES APLICADAS AL BUS DEL SISTEMA COMO PARTE DEL COMANDO DE LA CPU DURANTE UN CICLO DE BUS DE OPERACION PERMITIDA A LA UNIDAD DE PROCESO EN UNA PRIORIDAD BASICA. ESTO ASEGURA UNA CONMUTACION FIABLE ENTRE LOS NIVELES DE INTERRUPCION Y LA NOTIFICACION DE TALES CAMBIOS DE NIVEL A LAS OTRAS UNIDADES DEL SISTEMA SIN INTERFERENCIA DE OTRAS UNIDADES DE PROCESO.

APARATO PARA INTERCONEXION CON UN CONTROLADOR DE ACCESO DIRECTO A LA MEMORIA.

(16/08/1987). Solicitante/s: STANDARD ELECTRICA, S.A..

APARATO PARA INTERCONEXION CON UN CONTROLADOR DE ACCESO DIRECTO A LA MEMORIA. COMPRENDE UN DISPOSITIVO CONTROLADOR DE INTERFACES Y UN DISPOSITIVO DE INTERFACE DE BUS , DISPUESTO DE TAL MODO QUE INTERCEPTA LA SEÑALIZACION CONVENCIONAL ENTRE UN CONTROLADOR DMA Y UN MICROORDENADOR ASOCIADO ; SIENDO EL CONTROLADOR UNA PARTE INTEGRAL DE UN PERIFERICO , AUNQUE NO NECESARIAMENTE EN EL, QUE NO PUEDE SER FACILMENTE REEMPLAZADO O EVITADO; PUDIENDO SER EL MICROORDENADOR ASOCIADO CON CUALQUIER SISTEMA DEL PERIFERICO Y EL CONTROLADOR ; PUDIENDO EL APARATO Y EL MICROPROCESADOR DAR SERVICIO A UNA PLURALIDAD DE CONTROLADORES . TIENE UTILIDAD EN EL CAMPO DE LA INFORMATICA.

UN DISPOSITIVO DE UNIDAD DE DATOS PARA CONEXION A UN EQUIPO DE INTERCONEXION DE SISTEMA EN UNA INSTALACION DE TRATAMIENTO DE DATOS.

(01/02/1983). Solicitante/s: DIGITAL EQUIPMENT CORPORATION.

DISPOSITIVO DE UNIDAD DE DATOS PARA SU CONEXION A UN EQUIPO DE INTERCONEXION DE SISTEMA EN UNA INSTALACION DE TRATAMIENTO DE.

UN SISTEMA DE CONTROL DE ACCESO DISTRIBUIDO EN UN SISTEMA DE MANIPULACION DE INFORMACION.

(16/10/1979). Ver ilustración. Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

Un sistema de control de acceso distribuido en un sistema de manipulación de información en el cual la información es transferida entre múltiples estaciones a través de una barra distribuidora de tiempo compartido, para activar dichas estaciones para autodeterminar su acceso a dicha barra distribuidora sobre una base de competencia, comprendiendo dicho sistema de control de acceso.

UNA UNIDAD DE CONTROL DE DISPOSITIVO PERIFERICO CON CIRCUITOS LOGICOS MEJORADOS DE ACOPLAMIENTO DE ENTRADA-SALIDA PARA USO EN UN SISTEMA DE TRATAMIENTO DE DATOS.

(01/02/1978). Solicitante/s: INTERNATIONAL BUSINESS MACHINES CORPORATION.

Resumen no disponible.

PERFECCIONAMIENTOS EN CIRCUITOS DESTINADOS A ESTABLECER UNA JERARQUIA ENTRE DOS GRUPOS DE INFORMACIONES BINARIAS.

(01/10/1975). Solicitante/s: LA TELEMECANIQUE ELECTRIQUE.

Resumen no disponible.

Utilizamos cookies para mejorar nuestros servicios y mostrarle publicidad relevante. Si continua navegando, consideramos que acepta su uso. Puede obtener más información aquí. .