CIP 2015 : G11C 7/12 : Circuitos de control de líneas de bits, p.ej. circuitos de excitación,

de potencia, de arrastre hacía arriba (pull-up), de empuje hacía abajo (pull-down), circuitos de precarga, circuitos de igualación, para líneas de bits.

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Notas[t] desde G01 hasta G12: INSTRUMENTOS

G SECCION G — FISICA.

G11 REGISTRO DE LA INFORMACION.

G11C MEMORIAS ESTATICAS (registro de la información basado en un movimiento relativo entre el soporte de registro y el transductor G11B; dispositivos semiconductores para memorias H01L, p. ej. H01L 27/108 - H01L 27/115; técnica del impulso en general H03K, p. ej. conmutadores electrónicos H03K 17/00).

G11C 7/00 Disposiciones para escribir una información o para leer una información en una memoria digital (G11C 5/00 tiene prioridad; circuitos auxiliares para memorias que utilizan dispositivos semiconductores G11C 11/4063, G11C 11/413, G11C 11/4193).

G11C 7/12 · Circuitos de control de líneas de bits, p.ej. circuitos de excitación, de potencia, de arrastre hacía arriba (pull-up), de empuje hacía abajo (pull-down), circuitos de precarga, circuitos de igualación, para líneas de bits.

CIP2015: Invenciones publicadas en esta sección.

Circuitos de líneas de bits globales de Memoria Estática de Acceso Aleatorio (SRAM) para reducir los fallos de energía durante los accesos de lectura de memoria, y procedimientos y sistemas relacionados.

(17/04/2019) Un circuito de línea de bits global de memoria estática de acceso aleatorio, SRAM, para una pluralidad de células de bits de SRAM, que comprende: un circuito de generación de habilitación de línea de bits global configurado para generar una señal de habilitación de línea de bits global en respuesta a una transición descendente de un reloj del sistema; y un circuito de evaluación de línea de bits acoplado a una línea de bits agregada de lectura configurada para recibir los datos almacenados en una célula de bits de SRAM seleccionada entre una pluralidad de células de bits de SRAM de una matriz de datos…

Mejora de estabilidad de lectura de memoria usando precarga selectiva de secciones de línea de bits.

(08/10/2018) Un dispositivo de memoria que comprende: medios para precargar una primera sección de una primera línea de bits de una primera célula de bits de una primera columna hasta un primer voltaje; medios para precargar una segunda sección de la primera línea de bits de una primera célula de bits de una primera columna hasta un segundo voltaje, en el que un segundo voltaje es diferente al primer voltaje; medios para precargar una primera sección de una segunda línea de bits de una segunda célula de bits de una segunda columna hasta el primer voltaje; medios para precargar una segunda sección de la segunda línea de bits de la segunda célula de bits de la segunda columna hasta…

Procedimiento y aparato para reducir la corriente de fugas en formaciones de memoria.

(28/09/2016). Solicitante/s: QUALCOMM INCORPORATED. Inventor/es: JUNG,CHANG HO, CHEN,NAN, CHEN,ZHIQIN.

Un circuito integrado que comprende: una formación de memoria que comprende una pluralidad de filas y una pluralidad de columnas de celdas de memoria ; una pluralidad de líneas de bits acopladas a la pluralidad de columnas de celdas de memoria, teniendo las líneas de bits vías desconectadas a una fuente de alimentación durante una modalidad de espera para la formación de memoria; y caracterizado por: al menos un interruptor de cabecera acoplado entre la fuente de alimentación y la formación de memoria, estando el al menos un interruptor de cabecera, durante la modalidad de espera, encendido o apagado, en función de si se desea o no la retención de datos por parte de las celdas de memoria.

PDF original: ES-2605176_T3.pdf

Control de impedancia dinámica para memorias intermedias de entrada/salida.

(25/06/2014) Circuito de excitación y terminación, que comprende: una red de pull-up de impedancia variable que tiene una primera pluralidad de 5 transistores ; una red de pull-down de impedancia variable que tiene una segunda pluralidad de transistores ; estando configurada cada una de entre la red de pull-up y la red de pull-down para presentar una impedancia deseada variando el número de transistores activados; una primera pluralidad de bits de control de un bus de control de impedancia para establecer una configuración de terminación de la red de pull-up ; una segunda pluralidad de bits de control del bus…

Arquitectura de núcleos en serie de memoria no volátil.

(14/05/2014) Tampón de página de banco de memoria que comprende matriz de memoria acoplada a bitlines (BL) y wordlines (WL), caracterizado: por primeras y segundas secciones del tampón de página (614, 616: 616, 618), porque la primera sección del tampón de página comprende un primer activador y un primer segmento del tampón de página acoplado a los primeros bitlines (CBL_S1_[1:n]; CBL_S2_[1:n]) y líneas de datos (L_DL[1:n]) y configurada para acceder a los primeros bitlines (CBL_S1_[1 :n], CBL_S2_[1:n]), porque la segunda sección del tampón de página comprende un segundo activador y un segundo segmento de tampón de página acoplado a los segundos bitlines…

Dispositivo de memoria para aplicaciones de memoria resistiva.

(30/09/2013) Un dispositivo de memoria que comprende: una célula de memoria que incluye un elemento de memoria resistivaacoplado a un transistor de acceso, teniendo el transistor de acceso un primerespesor de óxido para permitir la operación de la célula de memoria a una tensión operativa; yun primer amplificador configurado para acoplar la célula de memoria a una tensión dealimentación que es mayor que un límite de tensión para generar una señal de datos basada en unacorriente que atraviesa la célula de memoria, caracterizado porque el primer amplificador incluye un transistor de fijación de nivel que tiene unsegundo espesor de óxido que es mayor que el primer espesor…

LECTURA NO DESTRUCTIVA.

(16/03/2007) Un procedimiento para determinar un estado lógico de células de memoria seleccionadas, proporcionadas en un dispositivo pasivo de almacenamiento de datos, matricialmente direccionable, que contiene líneas de palabra y de bit (LP; LB), en el cual a un estado lógico específico se asigna un único valor lógico, según un protocolo predeterminado, en donde dichas células almacenan datos en forma de un estado de polarización eléctrica en estructuras similares a condensadores, que comprenden un material polarizable, en particular, un material ferroeléctrico o 'electret', capaz de manifestar histéresis, en donde dicho material polarizable…

 

Últimas patentes publicadas

 

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