Un procedimiento para la codificación de señales, comprendiendo el procedimiento:

codificar un mensaje de entrada en una palabra de código con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203), en el que la etapa de codificación comprende:

recibir bits de información i0, i1, ..., im, ..., ikldpc -1;

inicializar los bits de paridad p0, p1, ..., pj, ...p nldpc - kldpc - 1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene una tasa de código de 1/2, 5/6, o 3/4 de acuerdo con p0 = p1 = ... = pnldpc - kldpc - 1 = 0;

generar, en base a los bits de información, los bits de paridad acumulando los bits de información realizando las operaciones para cada uno de los bits de información, im, pj = pj im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j = 1, pj = pj pj - 1, para j = 1, 2, nldpc - kldpc - 1; y

generar la palabra de código, c, de tamaño nldpc como c = (i0, i1, ikldpc -1, p0, p1, ..., pnldpc - kldpc - 1) donde pj, para j = 1, 2, ..., nldpc - kldpc - 1 es el contenido final de pj.

en el que j es una dirección del bit de paridad igual a {x + m mod 360 x q} mod (nldpc - kldpc), nldpc es un tamaño de palabra de código que es igual a 64800, kldpc es un tamaño de bloque de información que es igual a la tasa de código multiplicada por nldpc, m es un número entero que corresponde a un bit de información particular, y x denota una dirección del bit de paridad, en el que cada una de las filas de las siguientes tablas especifica la dirección x para una tasa particular de las tasas de código de 1/2, 5/6, y 3/4 correspondientes a una en particular de las tablas, en el que q se especifica en la tabla siguiente para cada una de las tasas de código en particular de 1/2, 5/6, y 3/4, por lo que cada una de las filas sucesivas de la tabla correspondiente para la tasa de código particular proporciona todas las direcciones de los bit de paridad j para el primer bit de información en cada uno de los grupos sucesivos de 360 bits de información, y cada una de las filas sucesivas de la tabla proporciona todas las direcciones x usadas en el cálculo de las direcciones de los bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360 x q} mod (nldpc - kldpc) en cada uno de los grupos sucesivos de 360 bits de información: **Fórmula**

Procedimiento y sistema para generar códigos de comprobación de paridad de baja densidad (LDPC) .

Campo de la invención

La presente invención se refiere a sistemas de comunicaciones, y más particularmente a sistemas codificados

Antecedentes de la invención

Los sistemas de comunicaciones emplean la codificación para asegurar unas comunicaciones fiables a través de canales de comunicación ruidosos. Estos canales de comunicación exhiben una capacidad fija que puede expresarse en términos de bits por símbolo para una cierta proporción de señal a ruido (SNR) , que define un límite superior teórico (conocido como el límite de Shanon) . Como resultado, el diseño de la codificación tiene por objetivo conseguir tasas que se aproximan al límite de Shanon. Los sistemas de comunicación codificados convencionales han tratado separadamente los procedimientos de codificación y modulación. Además, Se ha prestado poca atención al etiquetado de las constelaciones de señales.

Una constelación de señales proporciona un conjunto de posibles símbolos a transmitir, mediante el cual los símbolos correspondientes a las palabras de código salen de un codificador. Una elección del etiquetado de la constelación involucra el etiquetado del código Gray. Con el etiquetado del código Gray, los puntos de señal vecinos difieren exactamente en una posición de bit. La vista convencional predominante de la modulación dicta que puede utilizarse cualquier esquema razonable de etiquetado, lo cual en parte es responsable de la escasez de investigación en esta área.

Con respecto a la codificación, una clase de códigos que se aproximan al límite de Shanon es la de los códigos de Comprobación de Paridad de Baja Densidad (LDPC) . Tradicionalmente, los códigos LDPC no se han desplegado ampliamente debido a varios inconvenientes. Un inconveniente es que la técnica de codificación LDPC es altamente compleja. La codificación de un código LDPC que usa su matriz de generador requeriría un almacenamiento muy grande, una matriz no poco densa. Adicionalmente, los códigos LDPC requieren grandes bloques para ser eficaces; consecuentemente, incluso aunque las matrices de comprobación de paridad de los códigos LDPC sean poco densas, el almacenamiento de estas matrices es problemático.

A partir de una perspectiva de implementación, se confrontan varios retos. Por ejemplo, el almacenamiento es una razón importante por la que los códigos LDPC no se han extendido en la práctica. También, un reto clave en la implementación del código LDPC ha sido cómo conseguir la red de conexión entre dos diversos motores de procesamiento (nodos) en el decodificador. Además, la carga de cálculo en el procedimiento de decodificación, específicamente las operaciones de los nodos de comprobación, plantea un problema.

El documento "Construcción de Códigos de Comprobación de Paridad de Baja Densidad" de J.W Bond y otros (Procc. IEEE / AFCEA Sistemas de Información para una Seguridad y Protección Públicas Mejoradas, EUROCOMM 2000, 17 de Mayo de 2000) describe la construcción de códigos LDPC potentes con tasas de código de 1/2 y 4/7.

Hay una necesidad de usar códigos LDPC de forma eficaz para soportar altas tasas de datos, sin la introducción de una mayor complejidad. Hay también una necesidad de mejorar el funcionamiento de los codificadores y decodificadores LDPC.

Sumario de la invención

Estas y otras necesidades se resuelven por la presente invención que se define en las reivindicaciones adjuntas. Un codificador, tal como un decodificador de Comprobación de Paridad de Baja Densidad (LDPC) , genera señales codificadas por la transformación de un mensaje de entrada en una palabra de código representada por una pluralidad de conjuntos de bits.

De acuerdo con un aspecto de una realización de la presente invención, se desvela un procedimiento para la generación de señales codificadas. El procedimiento incluye la recepción de uno de una pluralidad de conjuntos de bits de una palabra de código desde un codificador para la transformación de un mensaje de entrada en la palabra de código.

De acuerdo con otro aspecto de una realización de la presente invención, se desvela un codificador para la generación de señales codificadas. El codificador B configurado para transformar un mensaje de entrada en una palabra de código representada por una pluralidad de conjuntos de bits.

Otros aspectos más, características y ventajas de la presente invención son fácilmente evidentes a partir de la siguiente descripción detallada, simplemente por la ilustración de varias realizaciones e implementaciones particulares, incluyendo el mejor modo contemplado para la realización de la presente invención. La presente invención también es capaz de otras y diferentes realizaciones, y pueden modificarse varios de sus detalles en diversos aspectos obvios, todos sin apartarse del alcance de la presente invención. Por consiguiente, los dibujos y la descripción deben considerarse como ilustrativos por naturaleza, y no como restrictivos.

La presente invención se ilustra a modo de ejemplo, y no a modo de limitación, en las figuras de los dibujos adjuntos

y en los que las mismas referencias numéricas se refieren a elementos similares y en los que: la FIG. 1 es un diagramad e un sistema de comunicaciones configurado para utilizar códigos de Comprobación de Paridad de Baja Densidad (LDPC) ;

la FIG. 2A y 2B son diagramas de codificadores LDPC de ejemplo, desplegados en el transmisor de la FIG. 1; la FIG. 3 es un diagrama de un receptor de ejemplo en el sistema de la FIG. 1; la FIG. 4 es un diagrama de una matriz de comprobación de paridad de baja densidad: la FIG. 5 es un diagrama de un gráfico bipartito de un código LDPC de la matriz de la FIG. 4; la FIG. 6 es un diagrama de una sub-matriz de una matriz de comprobación de paridad de baja densidad, en donde,

la sub-matriz contiene valores de comprobación de paridad restringidos a la región triangular inferior;

la FIG. 7 es un gráfico que muestra el funcionamiento entre códigos que utilizan una matriz de comprobación de paridad no restringida (matriz H) frente a una matriz H restringida que tiene una sub-matriz como en la FIG. 6; las FIG. 8A y 8B son, respectivamente, un diagrama de un esquema de modulación de 8-PSK no Gray, y una

modulación de 8-PSK Gray, cada una de las cuales puede usarse en el sistema de la FIG. 1;

la FIG. 8C es un diagrama de un procedimiento para el etiquetado de bits para una constelación de señales de mayor orden; la FIG. 8D es un diagrama de ejemplo de constelaciones16-APSK (Codificación por Desplazamiento de Fase y de

Amplitud)

la FIG. 8E es un gráfico de la Tasa de Errores de Paquetes (PER) frente a la proporción de señal a ruido para las constelaciones de la FIG. 8D; la FIG. 8F es un diagrama de constelaciones para símbolos de la Codificación por Desplazamiento de Fase en

Cuadratura (QPSK) , 8-PSK, 16-APSK y 32-APSK; la FIG. 8G es un diagrama de constelaciones alternativas para símbolos 8-PSK, 16-APSK y 32-APSK; la FIG. 8H es un gráfico de la Tasa de Errores de Paquetes (PER) frente a la proporción de señal a ruido para las

constelaciones de la FIG. 8F;

la FIG. 9 es un gráfico que muestra el funcionamiento entre códigos que utilizan el etiquetado Gray frente a un etiquetado no Gray; la FIG. 10 es un diagrama de flujo de la operación del decodificador LDPC que usa un mapeo no Gray; la FIG. 11 es un diagrama de flujo de la operación del decodificador LDPC de la FIG. 3 que usa un mapeo Gray; las FIG. 12A-12C son diagramas de las interacciones entre los nodos de comprobación y los nodos de bits en un

procedimiento de decodificación; las FIG. 13A y 13B son diagramas de flujo de procedimientos para el cálculo de mensajes salientes entre los nodos

de comprobación y los nodos de bits que usan, respectivamente, un enfoque de directo – inverso y un enfoque paralelo; las FIG. 14A – 14C son gráficos que muestran los resultados de la simulación de códigos LDPC generados; las FIG. 15A y 15B son diagramas del borde superior y el borde inferior, respectivamente, de la memoria organizada

para soportar el acceso estructurado para realizar la aleatorización en la codificación LDPC;... [Seguir leyendo]

1. Un procedimiento para la codificación de señales, comprendiendo el procedimiento:

codificar un mensaje de entrada en una palabra de código con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203) , en el que la etapa de codificación comprende:

recibir bits de información i0, i1, …, im, …, ikldpc -1;

inicializar los bits de paridad p0, p1, …, pj, …p nldpc – kldpc – 1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene una tasa de código de 1/2, 5/6, o 3/4 de acuerdo con p0 = p1 = … = pnldpc – kldpc – 1 = 0;

generar, en base a los bits de información, los bits de paridad acumulando los bits de información realizando

las operaciones para cada uno de los bits de información, im, pj = pj im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j = 1, pj = pj pj – 1, para j = 1, 2, nldpc – kldpc – 1; y

generar la palabra de código, c, de tamaño nldpc como c = (i0, i1, ikldpc -1, p0, p1, …, pnldpc – kldpc – 1) donde pj, para j = 1, 2, …, nldpc – kldpc – 1 es el contenido final de pj.

en el que j es una dirección del bit de paridad igual a {x + m mod 360 x q} mod (nldpc – kldpc) , nldpc es un tamaño de

palabra de código que es igual a 64800, kldpc es un tamaño de bloque de información que es igual a la tasa de código multiplicada por nldpc, m es un número entero que corresponde a un bit de información particular, y x denota una dirección del bit de paridad, en el que cada una de las filas de las siguientes tablas especifica la dirección x para una tasa particular de las tasas de código de 1/2, 5/6, y 3/4 correspondientes a una en particular de las tablas, en el que q se especifica en la tabla siguiente para cada una de las tasas de código en particular de 1/2, 5/6, y 3/4, por lo

que cada una de las filas sucesivas de la tabla correspondiente para la tasa de código particular proporciona todas las direcciones de los bit de paridad j para el primer bit de información en cada uno de los grupos sucesivos de 360 bits de información, y cada una de las filas sucesivas de la tabla proporciona todas las direcciones x usadas en el cálculo de las direcciones de los bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360 x q} mod (nldpc – kldpc) en cada uno de los grupos sucesivos de 360 bits de información:

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 5/6, q = 30)

26 8600 3827 27 5072 1057 28 7928 3542 29 3226 3762 0 7045 2420 1 9645 2641 2 2774 2452 3 5331 2031 4 9400 7503 5 18502338 6 10456 9774 7 1692 9276 8 100374038 9 3964 338 10 2640 5087 11 858 3473 12 5582 5683 13 9523 916 14 4107 1559 15 4506 3491 16 8191 4182 17 10192 6157 18 5668 3305 19 3449 1540 20 4766 2697 21 4069 6675 22 1117 1016 23 5619 3085 24 8483 8400 25 8255 394 26 6338 5042 27 6174 5119 28 7203 1989 29 1781 5174

0 1464 3559

1 3376 4214 2 7238 67 3 10595 8831 4 1221 6513 5 5300 4652 6 1429 9749 7 7878 5131 8 4435 10284 9 6331 5507 10 6662 4941 11 9614 10238 12 8400 8025 13 9156 5630 14 7067 8878 15 90273415 16 16903866 17 2854 8469 18 6206 630

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 5/6, q = 30)

19 363 5453 20 4125 7008 21 16126702 22 9069 9226 23 5767 4060 24 3743 9237 25 7018 5572 26 8892 4536 27 853 6064 28 8069 5893 29 2051 2885 0 10691 3153 1 3602 4055 2 328 1717 3 22199299 4 1939 7898 5 617206 6 8544 1374 7 10676 3240 8 6672 9489 9 31707457 10 78685731 11 6121 10732 12 48439132 13 580 9591 14 6267 9290 15 3009 2268 16 195 2419 17 8016 1557 18 15169195 19 8062 9064 20 2095 8968 21 753 7326 22 6291 3833

23 26147844

24 2303 646 25 2075611 26 4687 362 27 8684 9940 28 4830 2065 29 7038 1363 0 1769 7837 1 3801 1689 2 10070 2359 3 3667 9918 4 1914 6920 5 4244 5669 6 10245 7821 7 7648 3944 8 3310 5488 9 6346 9666 10 70886122 11 1291 7827

68 6689 18408 18346 9918 25746 5443 20645

69 29982 12529 13858 4746 30370 10023 24828 70 1262 28032 29888 13063 24033 21951 7863 71 6594 29642 31451 14831 9509 9335 31552 72 1358 6454 16633 20354 24598 624 5265 73 19529 295 18011 3080 13364 8032 15323 74 11981 1510 7960 21462 9129 11370 25741 75 9276 29656 4543 30699 20646 21921 28050 76 15975 25634 5520 31119 13715 21949 19605 77 18688 4608 31755 30165 13103 10706 29224 78 21514 23117 12245 26035 31656 25631 30699 79 9674 24966 31285 29908 17042 24588 31857 80 21856 27777 29919 27000 14897 11409 7122 81 29773 23310 263 4877 28622 20545 22092 82 15605 5651 21864 3967 14419 22757 15896 83 30145 1759 10139 29223 26086 10556 5098

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 1/2, q = 90)

84 18815 16575 2936 24457 26738 6030 505 85 30326 22298 27562 20131 26390 6247 24791 86 928 29246 21246 12400 15311 32309 18608 87 20314 6025 26689 16302 2296 3244 19613 88 6237 11943 22851 15642 23857 15112 20947 89 26403 25168 19038 18384 8882 12719 7093 0 14567 24965 1 3908 100 2 10279 240 3 24102 764 4 12383 4173 5 13861 15918 6 21327 1046 7 5288 14579 8 281588069 9 16583 11098 10 16681 28363 11 13980 24725 12 32169 17989 13 10907 2767 14 21557 3818 15 26676 12422 16 7676 8754 17 14905 20232 18 15719 24646 19 31942 8589 20 19978 27197 21 27060 15071 22 6071 26649 23 10393 11176 24 9597 13370 25 7081 17677 26 1433 19513 27 26925 9014 28 19202 8900 29 18152 30647 30 20803 1737 31 11804 25221 32 31683 17783 33 29694 9345 34 12280 26611 35 6526 26122 36 26165 11241 37 7666 26962 38 16290 8480 39 11774 10120 40 30051 30426 41 1335 15424 42 6865 17742 43 31779 12489 44 32120 21001 45 14508 6996 46 979 25024 47 4554 21896 48 7989 21777 49 4972 20661 50 66122730 51 12742 4418 52 29194 595 53 19267 20113

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45)

0 6385 7901 14611 13389 11200 3252 5243 2504 2722 821 7374 1 11359 2698 357 13824 12772 7244 6752 15310 852 2001 11417 2 7862 7977 6321 13612 12197 14449 15137 13860 1708 6399 13444 3 1560 11804 6975 13292 3646 3812 8772 7306 5795 14327 7866 4 7626 11407 14599 9689 1628 2113 10809 9283 1230 15241 4870 5 1610 5699 15876 9446 12515 1400 6303 5411 14181 13925 7358 6 4059 8836 3405 7853 7992 15336 5970 10368 10278 9675 4651 7 4441 3963 9153 2109 12683 7459 12030 12221 629 15212 406 8 6007 8411 5771 3497 543 14202 875 9186 6235 13908 3563 9 3232 6625 4795 546 9781 2071 7312 3399 7250 4932 12652 10 8820 10088 11090 7069 6585 13134 10158 7183 488 7455 9238 11 1903 10818 119 215 7558 11046 10615 11545 14784 7961 15619 12 3655 8736 4917 15874 5129 2134 15944 14768 7150 2692 1469 13 8316 3820 505 8923 6757 806 7957 4216 15589 13244 2622 14 144634852 157333041 11193 1286013673 81526551 151088758 15 3149 11981 16 13416 6906 17 13098 13352 18 2009 14460 19 72074314 20 33123945 21 4418 6248 22 2669 13975 23 7571 9023 24 14172 2967 25 7271 7138 26 6135 13670 27 7490 14559 28 8657 2466 29 8599 12834 30 34703152 31 13917 4365 32 6024 13730 33 10973 14182

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45)

34 2464 13167 35 5281 15049 36 1103 1849 37 2058 1069 38 9654 6095 39 14311 7667 40 15617 8146 41 4588 11218 42 13660 6243 43 8578 7874 44 117412686 0 1022 1264 1 12604 9965 2 8217 2707 3 3156 11793 4 354 1514 5 6978 14058 6 7922 16079 7 15087 12138

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45)

8 5053 6470 9 12687 14932 10 15458 1763 11 8121 1721 12 12431 549 13 4129 7091 14 1426 8415 15 9783 7604 16 6295 11329 17 1409 12061 18 8065 9087 19 29188438 20 1293 14115 21 3922 13851 22 3851 4000 23 5865 1768 24 2655 14957 25 5565 6332 26 4303 12631 27 11653 12236 28 16025 7632 29 4655 14128 30 9584 13123 31 13987 9597 32 15409 12110 33 8754 15490 34 7416 15325 35 2909 15549 36 2995 8257 37 94064791 38 11111 4854 39 28128521 40 8476 14717 41 7820 15360

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45)

4211797939 43 2357 8678 44 77036216 0 3477 7067 1 3931 13845 2 7675 12899 3 1754 8187 4 7785 1400 5 9213 5891 6 2494 7703 7 2576 7902 8 4821 15682 9 10426 11935 10 1810 904 11 11332 9264 12 11312 3570 13 14916 2650 14 7679 7842 15 6089 13084

2. Un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203) para la generación de señales codificadas, que comprende:

un medio configurado para recibir bits de información i0, i1, …, im, …, ikldpc – 1;

un medio configurado para inicializar los bits de paridad p0, p1, …, pj, …p nldpc – kldpc – 1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene una tasa de código de 1/2, 5/6, o 3/4 de acuerdo con p0 = p1 = … = pnldpc – kldpc – 1= 0;

un medio configurado para generar, en base a los bits de información, los bits de paridad acumulando los bits de información realizando las operaciones para cada bit de información, im, pj = pj

im para cada valor

correspondientes de j, y posteriormente realizando la operación, comenzando con j = 1, = pj p j -1, para j =

1, 2, nldpc – kldpc – 1; y

un medio configurado para generar la palabra de código, c, de tamaño nldpc como c = (i0, i1, ikldpc -1, p0, p1, …, pnldpc – kldpc – 1) donde pj, para j = 1, 2, …, nldpc – kldpc – 1 es el contenido final de pj.

en el que j es una dirección del bit de paridad igual a {x + m mod 360 x q} mod (nldpc – kldpc) , nldpc es un tamaño de palabra de código que es igual a 64800, kldpc es un tamaño de bloque de información que es igual a la tasa de código multiplicada por nldpc, m es un número entero que corresponde a un bit de información particular, y x denota 10 una dirección del bit de paridad, en el que cada una de las filas de las siguientes tablas especifica la dirección x para una tasa particular de las tasas de código de 1/2, 5/6, y 3/4 correspondientes a una en particular de las tablas, en el que q se especifica en la tabla siguiente para cada una de las tasas de código en particular de 1/2, 5/6, y 3/4, por lo que cada una de las filas sucesivas de la tabla correspondiente para la tasa de código particular proporciona todas las direcciones de los bit de paridad j para el primer bit de información en cada uno de los grupos sucesivos de 360

bits de información, y cada una de las filas sucesivas de la tabla proporciona todas las direcciones x usadas en el cálculo de las direcciones de los bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360 x q} mod (nldpc – kldpc) en cada uno de los grupos sucesivos de 360 bits de información:

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 5/6, q = 30)

23 2181 9349 24 1949 5560 25 1556 555 26 8600 3827 27 5072 1057 28 7928 3542 29 3226 3762 0 7045 2420 1 9645 2641 2 2774 2452 3 5331 2031 4 9400 7503 5 1850 2338 6 10456 9774 7 1692 9276 8 100374038 9 3964 338 10 2640 5087 11 858 3473 12 5582 5683 13 9523 916 14 4107 1559 15 4506 3491 16 8191 4182 17 10192 6157 18 5668 3305

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 5/6, q = 30)

19 3449 1540 20 4766 2697 21 4069 6675 22 1117 1016 23 5619 3085 24 8483 8400 25 8255 394 26 6338 5042 27 6174 5119 28 7203 1989 29 1781 5174 0 1464 3559 1 3376 4214 2 7238 67 3 10595 8831 4 1221 6513 5 5300 4652 6 1429 9749 7 7878 5131 8 4435 10284 9 6331 5507 10 6662 4941 11 9614 10238 12 8400 8025 13 9156 5630 14 7067 8878 15 90273415 16 16903866 17 2854 8469 18 6206 630 19 363 5453 20 4125 7008 21 16126702 22 9069 9226

23 5767 4060

24 3743 9237 25 7018 5572 26 8892 4536 27 853 6064 28 8069 5893 29 2051 2885 0 10691 3153 1 3602 4055 2 328 1717 3 22199299 4 1939 7898 5 617206 6 8544 1374 7 10676 3240 8 6672 9489 9 31707457 10 78685731 11 6121 10732

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 5/6, q = 30)

12 48439132 13 580 9591 14 6267 9290 15 3009 2268 16 195 2419 17 8016 1557 18 15169195 19 8062 9064 20 2095 8968 21 753 7326 22 6291 3833 23 26147844 24 2303 646 25 2075 611 26 4687 362 27 8684 9940 28 4830 2065 29 7038 1363 0 1769 7837 1 3801 1689 2 10070 2359 3 3667 9918 4 1914 6920 5 4244 5669 6 10245 7821 7 7648 3944 8 3310 5488 9 6346 9666 10 70886122 11 1291 7827 12 10592 8945 13 3609 7120 14 91689112 15 6203 8052

16 33302895

17 4264 10563 18 10556 6496 19 8807 7645 20 1999 4530 21 9202 6818 22 3403 1734 23 21069023 24 6881 3883 25 3895 2171 26 4062 6424 27 3755 9536 28 4683 2131 29 7347 8027

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 1/2, q = 90)

54 9318 14392 27561 26909 10219 2534 8597 55 7263 4635 2530 28130 3033 23830 3651 56 24731 23583 26036 17299 5750 792 9169 57 5811 26154 18653 11551 15447 13685 16264 58 12610 11347 28768 2792 3174 29371 12997 59 16789 16018 21449 6165 21202 15850 3186 60 31016 21449 17618 6213 12166 8334 18212 61 22836 14213 11327 5896 718 11727 9308 62 2091 24941 29966 23634 9013 15587 5444 63 22207 3983 16904 28534 21415 27524 25912 64 25687 4501 22193 14665 14798 16158 5491 65 4520 17094 23397 4264 22370 16941 21526 66 10490 6182 32370 9597 30841 25954 2762 67 22120 22865 29870 15147 13668 14955 19235 68 6689 18408 18346 9918 25746 5443 20645 69 29982 12529 13858 4746 30370 10023 24828 70 1262 28032 29888 13063 24033 21951 7863 71 6594 29642 31451 14831 9509 9335 31552 72 1358 6454 16633 20354 24598 624 5265 73 19529 295 18011 3080 13364 8032 15323 74 11981 1510 7960 21462 9129 11370 25741 75 9276 29656 4543 30699 20646 21921 28050 76 15975 25634 5520 31119 13715 21949 19605 77 18688 4608 31755 30165 13103 10706 29224 78 21514 23117 12245 26035 31656 25631 30699 79 9674 24966 31285 29908 17042 24588 31857 80 21856 27777 29919 27000 14897 11409 7122 81 29773 23310 263 4877 28622 20545 22092 82 15605 5651 21864 3967 14419 22757 15896 83 30145 1759 10139 29223 26086 10556 5098 84 18815 16575 2936 24457 26738 6030 505 85 30326 22298 27562 20131 26390 6247 24791 86 928 29246 21246 12400 15311 32309 18608 87 20314 6025 26689 16302 2296 3244 19613

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 1/2, q = 90)

88 6237 11943 22851 15642 23857 15112 20947 89 26403 25168 19038 18384 8882 12719 7093 0 14567 24965 1 3908 100 2 10279 240 3 24102 764 4 12383 4173 5 13861 15918 6 21327 1046 7 5288 14579 8 281588069 9 16583 11098 10 16681 28363 11 13980 24725 12 32169 17989 13 10907 2767 14 21557 3818

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 1/2, q = 90)

26676 12422 16 7676 8754 17 14905 20232 18 15719 24646 19 31942 8589 20 19978 27197 21 27060 15071 22 6071 26649 23 10393 11176 24 9597 13370 25 7081 17677 26 1433 19513 27 26925 9014 28 19202 8900 29 18152 30647 30 20803 1737 31 11804 25221 32 31683 17783 33 29694 9345 34 12280 26611 35 6526 26122 36 26165 11241 37 7666 26962 38 16290 8480 39 11774 10120 40 30051 30426 41 1335 15424 42 6865 17742 43 31779 12489 44 32120 21001 45 14508 6996 46 979 25024 47 4554 21896 48 7989 21777 49 4972 20661 50 66122730 51 12742 4418 52 29194 595 53 19267 20113

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45)

0 6385 7901 14611 13389 11200 3252 5243 2504 2722 821 7374 1 11359 2698 357 13824 12772 7244 6752 15310 852 2001 11417 2 7862 7977 6321 13612 12197 14449 15137 13860 1708 6399 13444 3 1560 11804 6975 13292 3646 3812 8772 7306 5795 14327 7866 4 7626 11407 14599 9689 1628 2113 10809 9283 1230 15241 4870 5 1610 5699 15876 9446 12515 1400 6303 5411 14181 13925 7358 6 4059 8836 3405 7853 7992 15336 5970 10368 10278 9675 4651 7 4441 3963 9153 2109 12683 7459 12030 12221 629 15212 406 8 6007 8411 5771 3497 543 14202 875 9186 6235 13908 3563 9 3232 6625 4795 546 9781 2071 7312 3399 7250 4932 12652 10 8820 10088 11090 7069 6585 13134 10158 7183 488 7455 9238 11 1903 10818 119 215 7558 11046 10615 11545 14784 7961 15619 12 3655 8736 4917 15874 5129 2134 15944 14768 7150 2692 1469 13 8316 3820 505 8923 6757 806 7957 4216 15589 13244 2622 14 144634852 157333041 11193 1286013673 81526551 151088758 15 3149 11981 16 13416 6906 17 13098 13352 18 2009 14460 19 72074314 20 33123945 21 4418 6248 22 2669 13975 23 7571 9023 24 14172 2967 25 7271 7138 26 6135 13670 27 7490 14559 28 8657 2466 29 8599 12834 30 34703152 31 13917 4365 32 6024 13730 33 10973 14182

Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45)

34 2464 13167 35 5281 15049 36 1103 1849 37 2058 1069 38 9654 6095 39 14311 7667 40 15617 8146 41 4588 11218 42 13660 6243 43 8578 7874 44 1174 12686 0 1022 1264 1 12604 9965 2 8217 2707 3 3156 11793 4 354 1514 5 6978 14058 6 7922 16079 7 15087 12138 Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45) 8 5053 6470 9 12687 14932 10 15458 1763 11 8121 1721 12 12431 549 13 4129 7091 14 1426 8415 15 9783 7604 16 6295 11329 17 1409 12061 18 8065 9087 19 2918 8438 20 1293 14115 21 3922 13851 22 3851 4000 23 5865 1768 24 2655 14957 25 5565 6332 26 4303 12631 27 11653 12236 28 16025 7632 29 4655 14128 30 9584 13123 31 13987 9597 32 15409 12110 33 8754 15490 34 7416 15325 35 2909 15549 36 2995 8257 37 94064791 38 11111 4854 39 28128521 40 8476 14717 41 7820 15360

421179 7939

43 2357 8678 44 77036216 0 3477 7067 1 3931 13845 2 7675 12899 3 1754 8187 4 7785 1400 5 9213 5891 6 2494 7703 7 2576 7902 8 4821 15682 9 10426 11935 10 1810 904 11 11332 9264 12 11312 3570 13 14916 2650 14 7679 7842 15 6089 13084 Dirección de los Acumuladores de Bits de Paridad (Tasa de código 3/4, q = 45) 16 3938 2751 17 8509 4648 18 12204 8917 19 5749 12443 20 12613 4431 21 13444014 22 8488 13850 23 1730 14896 24 14942 7126 25 14983 8863 26 6578 8564 27 4947 396 28 297 12805 29 13878 6692 30 11857 11186 31 14395 11493 32 16145 12251 33 13462 7428 34 14526 13119 35 2535 11243 36 6465 12690 37 6872 9334 38 15371 14023 39 8101 10187 40 11963 4848 41 15125 6119 42 8051 14465 43 11139 5167 44 2883 14521