Sistema de ordenador de árbol binario (11) para ser conectado a un ordenador anfitrión (13) y para ser controlado por el mismo,

que comprende: N controladores de bus (BC) conectados en una configuración de árbol binario, en la que cada controlador de bus, excepto los situados en los extremos del árbol, están conectados a controladores de bus hijos izquierdo y derecho, siendo N un entero, siendo uno de dichos controladores de bus un controlador de bus raíz (BC1) para conectar a dicho ordenador anfitrión dichos controladores de bus conectados al árbol binario; N elementos de procesado (23, 25, 27), uno unido a cada uno de dichos controladores de bus; N + 1 elementos de procesado (29, 31, 33, 35) conectados, dos cada uno, como hijos derecho e izquierdo, a los controladores de bus en los extremos de dicho árbol binario; incluyendo cada uno de dichos elementos de procesado un microprocesador (39) y una memoria (41); incluyendo cada uno de dichos controladores de bus, para cada elemento de procesado conectado al mismo, una interfaz con memoria intermedia (PIO) que conecta dicho elemento de procesado a dicho controlador de bus para transmitir instrucciones y datos entre el controlador de bus y el elemento de procesado conectado, y unos medios para escribir información en la memoria del elemento de procesado conectado sin involucrar al microprocesador de dicho elemento de procesado conectado

La presente invención se refiere en general a sistemas informáticos paralelos y, más en particular, a sistemas informáticos paralelos mejorados, dispuestos en una estructura de árbol binario.

Antecedentes de la invención

Son conocidos sistemas informáticos paralelos, en los que una pluralidad de elementos de procesado individuales, que incluyen cada uno de ellos un microprocesador, memoria asociada y un dispositivo de entrada/salida (I/O), están dispuestos en una configuración de árbol binario. Uno de los elementos de procesado, al cual se hace referencia como elemento de procesado “raíz”, está conectado a un sistema anfitrión y a dos elementos de procesado “hijos”. A su vez, cada uno de estos elementos de procesado hijos es un “padre” para dos elementos de procesado hijos conectados al mismo. A los elementos de procesado en los extremos del árbol se les hace referencia como elementos de procesado “hojas”, y no tienen hijos adicionales. De este modo, en un ordenador de árbol binario, se puede conectar un número elevado de elementos de procesado de manera que cada elemento de procesado, exceptuando los situados en la raíz y las hojas del árbol, tenga un único padre y dos elementos de procesado hijos (derecho e izquierdo).

Las patentes US nº 4.860.201 y nº 4.843.540 concedidas a Stolfo, que están cedidas al titular de la presente invención, describen un sistema de este tipo.

Según la patente US nº 4.843.540, un sistema de procesado de datos en paralelo se forma como un árbol binario de elementos de procesado de datos. Cada uno de los elementos incluye una unidad de interfaz que presenta unos registros acoplados a registros en la unidad de interfaz de elementos adyacentes de orden superior e inferior en el árbol binario. Señales que comprenden instrucciones y datos para ser procesados en los elementos se difunden de forma general a los elementos a través de los registros acoplados para un procesado simultáneo en los elementos. Los resultados del procesado se comparan y se informa sobre los mismos a través de los registros en una operación de resolución/información.

Aunque el sistema descrito en las patentes US nº 4.860.201 y nº 4.843.540 representaba un paso adelante sustancial en la técnica, seguía existiendo una serie de problemas. El sistema requería el uso de lenguajes de programación especiales en paralelo y no se podía programar usando lenguajes convencionales, disponibles comercialmente. El sistema requería programadores entrenados especialmente, que en general no están disponibles, y los programas escritos no se podían compilar usando compiladores disponibles comercialmente. Son limitaciones significativas adicionales de dichos sistemas de ordenador anteriores el hecho de que los elementos de procesado consumen una parte sustancial de su tiempo tratando con comunicaciones de arriba abajo recorriendo el árbol, lo cual reduce el rendimiento del procesado del sistema, y que cada elemento de procesado debe tener conocimiento de su posición en el árbol, lo cual requiere un gasto de software. Estas dificultades han limitado sustancialmente hasta el momento el alcance de aplicación de los sistemas informáticos de árbol binario.

El documento EP 0 726 529 describe un sistema de reconfiguración en topología de procesador matricial y un método que permite que elementos de procesador en una matriz reconfiguren dinámicamente su interconexión mutua para el intercambio de resultados aritméticos entre los procesadores. Cada elemento de procesado incluye un conmutador de interconexión que es controlado por un decodificador de instrucciones en el procesador. Se difunden de forma general instrucciones a todos los procesadores en la matriz. Las instrucciones son interpretadas de manera exclusiva en cada procesador respectivo de la matriz, dependiendo de la identidad del procesador. La interpretación de la instrucción difundida de forma general comúnmente es realizada de forma exclusiva en cada procesador, combinando la identidad del procesador correspondiente al procesador ejecutante, con un valor en la instrucción. Las señales de control resultantes desde el decodificador de instrucciones hacia el conmutador de interconexión proporcionan un enlace personalizado entre el procesador ejecutante y otros procesadores de la matriz.

Sumario de la invención

Para afrontar este y otros problemas con sistemas informáticos conocidos de árbol binario, se proporciona según la invención un sistema de ordenador de árbol binario para su conexión a un ordenador anfitrión y para ser controlado por el mismo, que incluye N controladores de bus conectados en una configuración de árbol binario, en la que cada controlador de bus, excepto los situados en los extremos del árbol, están conectados a controladores de bus hijos izquierdo y derecho, siendo N un entero; uno de los controladores de bus es un controlador de bus raíz para conectar el árbol al ordenador anfitrión. El sistema de la invención incluye además N elementos de procesado, uno para cada uno de los controladores de bus y N+1 elementos de procesado conectados, dos cada uno, como hijos derecho e izquierdo a los controladores de bus en los extremos del árbol binario. Cada uno de los elementos de procesado incluye un microprocesador y una memoria, y cada uno de los controladores de bus incluye, para cada elemento de procesado conectado al mismo, una interfaz con memoria intermedia que conecta el elemento de procesado al controlador de bus para transmitir instrucciones y datos entre el controlador de bus y el elemento de procesado conectado. Lo que es más importante, cada controlador de bus incluye además unos medios para escribir información en la memoria del elemento de procesado conectado sin involucrar al microprocesador del elemento de procesado.

En una forma de realización, cada controlador de bus puede incluir además unos medios para leer información desde dicha memoria del elemento de procesado conectado sin involucrar al microprocesador del elemento de procesado.

Breve descripción de los dibujos

Estas y otras ventajas y características de la invención se pondrán más claramente de manifiesto haciendo referencia a la siguiente descripción de una forma de realización preferida de la invención, en la que:

la figura 1 es un diagrama de bloques esquemático de una forma de realización, de siete procesadores, de un sistema informático paralelo de árbol binario según la presente invención.

La figura 2 es un diagrama de bloques esquemático más detallado del bus de árbol binario del sistema informático de la figura 1.

La figura 3 es un diagrama de bloques de una entrada/salida de procesador de un sistema informático según la forma de realización ilustrada de la invención.

La figura 4 es un diagrama de bloques de una porción de la forma de realización ilustrada, que muestra caminos de datos durante la ejecución de una Llamada de Función particular.

La figura 5 es un diagrama de bloques que muestra las líneas de señal en el bus de árbol de la forma de realización ilustrada de la invención.

La figura 6 es un diagrama de temporización de flujo de datos en el bus del árbol.

La figura 7 es un diagrama de bloques de una forma de realización de once procesadores de la invención.

La figura 8 es un diagrama de bloques de una forma de realización de quince procesadores de la invención.

Descripción detallada

Haciendo referencia a la figura 1 de los dibujos, el sistema informático de árbol binario 11 de la invención interconecta una serie de Elementos de Procesador (PE) entre sí y con un ordenador anfitrión 13 a través de un bus de árbol binario. El bus de árbol del sistema ilustrado en la figura 1 consta de tres nodos de control de bus 15, 17 y 19 designados, respectivamente, como nodos BC1, BC2 y BC3. Los tres nodos conectan siete PE, designados como PE1 a PE7, al anfitrión 13. Todos los PE son idénticos y, en la forma de realización ilustrada, constan de un microprocesador, tal como un microprocesador de IBM Power PC 603e, y memoria RAM asociada con un circuito puente que interconecta los dos.

El nodo BC1 15 es el nodo raíz y une el árbol al anfitrión 13 a través de un controlador 14 y una interfaz, tal como un bus P.I. 16. El nodo BC1 15 está conectado a su propio PE, designado como PE1, y al nodo hijo izquierdo BC2 17 y al nodo hijo derecho BC3 19. Los nodos BC2 y BC3 están conectados cada uno de ellos a sus propios PE, PE2 y PE3... [Seguir leyendo]

1. Sistema de ordenador de árbol binario (11) para ser conectado a un ordenador anfitrión (13) y para ser controlado por el mismo, que comprende:

5 N controladores de bus (BC) conectados en una configuración de árbol binario, en la que cada controlador de bus, excepto los situados en los extremos del árbol, están conectados a controladores de bus hijos izquierdo y derecho, siendo N un entero, siendo uno de dichos controladores de bus un controlador de bus raíz (BC1) para conectar a dicho ordenador anfitrión dichos controladores de bus conectados al árbol binario;

10 N elementos de procesado (23, 25, 27), uno unido a cada uno de dichos controladores de bus;

N + 1 elementos de procesado (29, 31, 33, 35) conectados, dos cada uno, como hijos derecho e izquierdo, a los controladores de bus en los extremos de dicho árbol binario; 15 incluyendo cada uno de dichos elementos de procesado un microprocesador (39) y una memoria (41);

incluyendo cada uno de dichos controladores de bus, para cada elemento de procesado conectado al mismo, una interfaz con memoria intermedia (PIO) que conecta dicho elemento de procesado a dicho controlador de bus para transmitir instrucciones y datos entre el controlador de bus y el elemento de procesado conectado, y unos medios para escribir información en la memoria del elemento de procesado conectado sin involucrar al microprocesador de dicho elemento de procesado conectado.

2. Ordenador de árbol binario según la reivindicación 1, en el que cada uno de dichos controladores de bus incluye unos medios para leer información desde dicha memoria del elemento de procesado conectado sin involucrar al microprocesador de dicho elemento de procesado conectado.

3. Sistema de ordenador de árbol binario según la reivindicación 1, en el que cada uno de dichos controladores de bus incluye además unos medios para interpretar las instrucciones recibidas desde el ordenador anfitrión y para ejecutar dichas instrucciones dirigidas al mismo y para trasladar instrucciones a controladores de bus en sentido descendente por el bus del árbol si dicha instrucción va dirigida a uno o más de dichos controladores de bus.

4. Sistema de ordenador según la reivindicación 1, en el que cada uno de dichos controladores de bus incluye además unos medios para generar una señal cuando no está preparado para enviar información en sentido ascendente o descendente por el árbol con el fin de provocar que todos los controladores de bus en el camino de la información entren en pausa hasta que el controlador de bus que genera dicha señal deje de hacerlo.

5. Sistema de ordenador según la reivindicación 1, que presenta M controladores de bus, siendo M un entero impar mayor que 1, que incluye además una pluralidad de placas de circuito impreso, y en el que uno de dichos

40 controladores de bus está dispuesto en una de dichas placas de circuito impreso y los restantes controladores de bus están dispuestos, dos cada uno, en unas placas adicionales de dichas placas de circuito impreso.

6. Sistema de ordenador según la reivindicación 5, en el que los elementos de procesado conectados a los

controladores de bus en los extremos de dicho árbol binario están dispuestos todos ellos a lo largo de un borde de 45 dichas placas de circuito impreso.