Inventos patentados en España.

Inventos patentados en España.

Inventos patentados en España en los últimos 80 años. Clasificación Internacional de Patentes CIP 2013.

SUPRESIÓN DE LA ACTUALIZACIÓN DE UN REGISTRO DEL HISTÓRICO DE RAMIFICACIONES POR RAMIFICACIONES DE FIN DE BUCLE.

Patente Internacional (Tratado de Cooperación de Patentes). Resumen:

Procedimiento de predicción de ramificación, caracterizado porque comprende la supresión de una actualización de un Registro de Histórico de Ramificación

(BHR) durante la ejecución de una instrucción de ramificación, en respuesta a la determinación de que la instrucción de ramificación es una instrucción de ramificación de fin de bucle.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE SAN DIEGO, CA 92121 ESTADOS UNIDOS DE AMERICA.

Inventor/es: RYCHLIK,BOHUSLAV.

Fecha de Publicación de la Concesión: 1 de Febrero de 2011.

Fecha Solicitud PCT: 24 de Febrero de 2006.

Fecha Concesión Europea: 29 de Septiembre de 2010.

Clasificación Internacional de Patentes: G06F9/32B6, G06F9/38F2B, G06F9/38E2D.

Clasificación PCT: G06F9/38 (...Ejecución simultánea de instrucciones, p. ej. segmentación, anticipación [3]).

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Chipre, Lituania, Letonia, Ex República Yugoslava de Macedonia, Albania.

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Descripción:

Antecedentes

La presente invención se refiere generalmente al campo de los procesadores y en particular a un procedimiento para mejorar la predicción de ramificaciones suprimiendo la actualización de un registro del histórico de ramificaciones por una instrucción de ramificaciones de fin de bucle.

Los microprocesadores llevan a cabo tareas computacionales en una amplia variedad de aplicaciones. La prestación mejorada de los procesadores es casi siempre deseable, para permitir un funcionamiento más rápido y/o una mayor funcionalidad a través de los cambios de software. En muchas aplicaciones integradas, tales como dispositivos electrónicos portátiles, conservar la energía es también un objetivo den la implementación y diseño de los procesadores.

Muchos procesadores de módem emplean arquitectura canalizada donde se ejecutan instrucciones secuencias, teniendo cada una múltiples etapas de ejecución. Para un rendimiento mejorado, las instrucciones deberían fluir continuamente a través de la línea de ensamble. Cualquier situación que hace que las instrucciones pierdan velocidad en la línea de ensamble puede influir negativamente sobre el rendimiento. Si las instrucciones se descartan de la línea de ensamble y a continuación se vuelven a extraer, sufren tanto el rendimiento como el consumo de energía.

La mayoría de los programas incluyen instrucciones de ramificación condicional, cuyo propio comportamiento de ramificación es desconocido hasta que se evalúa la instrucción tarde en la línea de ensamble. Para evitar la pérdida de velocidad que se produciría de la espera de la propia evaluación de la instrucción de ramificación, los procesadores módem pueden emplear alguna forma de predicción de ramificación, con lo cual el comportamiento de ramificación de las instrucciones de ramificación condicional se predice pronto en la línea de ensamble. Basado en la evaluación de ramificación predicha, el procesador extrae especulativamente (preextrae) y ejecuta instrucciones de una dirección predicha – bien la dirección diana de ramificación (si se predice que se ha de tomar la ramificación) o la siguiente dirección secuencia después de la instrucción de ramificación (si se predice que la ramificación no se ha de tomar). Cuando se determina el propio comportamiento de ramificación, si la ramificación se ha predicho erróneamente, las instrucciones extraídas de manera especulativa se deben descartar de la línea de ensamble, y se extraen nuevas instrucciones de la siguiente dirección correcta. Preextraer instrucciones en respuesta a una predicción de ramificación errónea puede incidir negativamente sobre el rendimiento y el consumo de energía del procesador. En consecuencia, mejorar la precisión de la predicción de ramificación es un objetivo importante de diseño.

Las técnicas conocidas de predicción de ramificación incluyen tanto predicciones estáticas como dinámicas. El probable comportamiento de algunas instrucciones de ramificación se puede predecir estáticamente mediante un programador y/o un compilador. Un ejemplo de predicción de ramificación es una rutina de verificación de errores. Comúnmente el código ejecuta apropiadamente, y los errores son raros. De este modo, la instrucción de ramificación que ejecuta una función “ramificación en error” evaluará “no tomada” un porcentaje muy elevado del tiempo. Tal instrucción puede incluir un bit de predicción de ramificación estática en el código operacional, establecido por un programador o compilador con conocimiento del resultado más probable de la condición de ramificación.

La predicción dinámica se basa generalmente en el histórico de evaluación de ramificación (y en algunos casos el histórico de precisión de predicción de ramificación) de la instrucción de ramificación que se está prediciendo y/o otras instrucciones de ramificación en el mismo código. El análisis exhaustivo del propio código indica que modelos de evaluación de ramificaciones en un pasado reciente pueden ser un buen indicador de la evaluación de futuras instrucciones de ramificación.

Una forma conocida de predicción de ramificación dinámica, representada en la figura 1 utiliza un Registro de Histórico de Ramificaciones (BHR) 100 para poner en memoria las n pasadas evaluaciones de ramificación. En una ejecución sencilla, el BHR 30 comprende un registro de desplazamiento. El resultado de evaluación de ramificación más reciente se desplaza en (por ejemplo, un 1 que indica una ramificación tomada y un 0 que indica una ramificación no tomada), con la evaluación más antigua en el registro desplazada. Un procesador puede mantener un BHR local 100 para cada instrucción de ramificación. Alternativamente (o adicionalmente), un BHR 100 puede contener las evaluaciones de pasado reciente de todas las instrucciones de ramificación condicional, a veces conocidas en la técnica como BHR global, o GHR. Tal como se usa en la presente memoria descriptiva, BHR se refiere tanto a registros del histórico de ramificaciones locales como globales.

Tal como se representa en la figura 1, el BHR 100 puede indexar una Tabla de Predictor de Ramificación (BPT), que de nuevo puede ser local o global. El BHR puede indexar la BPT 102 directamente, o se puede combinar con otra información, tal como el Contador de Programa (PC) de la instrucción de ramificación en la lógica de índice BPT 104. Se pueden utilizar adicionalmente otras entradas en la lógica de índice BPT 102. La lógica de índice BPT 104 puede concatenar las entradas (comúnmente conocidas en la técnica como gselect), aplicar la función XOR a las entradas (gshare), llevar a cabo una función hash o combinar o transformar las entradas de varias maneras.

A modo de ejemplo, la BPT 102 puede comprender una pluralidad de contadores de saturación, cuyos MSBs sirven de predictores de tramificaciones bimodales. Por ejemplo, cada entrada de tabla puede comprender un contador de 2 bits que asume uno de cuatro estados, cada uno asignado a un valor de predicción ponderado, tal como

11 –predicho fuertemente tomado

10. predicho débilmente tomado

01. predicho débilmente no tomado

00 –predicho fuertemente no tomado

El contador se incrementa cada vez que una instrucción correspondiente de ramificación evalúa “tomado” y se reduce cada vez que la instrucción evalúa “no tomado”. El MSB del contador es un predicor de ramificación bimodal; predecirá que una rama sea tomada o no tomada, sin tener en cuenta la fuerza o el peso de la predicción subyacente. Un contador de saturación reduce el error de predicción de una evaluación de ramificación infrecuente. Una ramificación que evalúa consistentemente de una manera saturará el contador. Una evaluación infrecuente de la otra manera alterará el valor de contador (y la fuerza, de la predicción) pero no el valor de predicción bimodal. De este modo una evaluación infrecuente solamente predecirá erróneamente una vez, no dos. La tabla de contadores de saturación es un ejemplo ilustrativo solamente; en general, una BHT puede indexar una tabla que contiene varios mecanismos de predicción de ramificaciones.

Con independencia del mecanismo empleado de predicción de ramificación en la BPT 102, el BHR 100, bien solo o en combinación con otra información tal como el PC de instrucción de ramificación – indexa la BPT 102 para obtener predicciones de ramificación. Poniendo en memoria las evaluaciones de ramificación anteriores en el BHR 100 y usando las evaluaciones en la predicción de ramificación, la instrucción de ramificación predica se correlaciona con el comportamiento pasado de ramificaciones – su propio comportamiento pasado en el caso de un BHR local 100 y el comportamiento de otras instrucciones de ramificación en el caso de un BHR global 100. Esta correlación puede ser la clave para precisar predicciones de ramificación, al menos en el caso de un código altamente repetitivo.

Obsérvese que la figura 1 representa evaluaciones de ramificaciones puestas en memoria en el BHR 100, es decir, la propia evaluación de una instrucción de ramificación condicional, que solamente se puede conocer tarde en la línea de ensamble, tal como en una etapa de línea de ejecución. Mientras este es el resultado final, en la práctica, muchos procesadores de alto rendimiento memorizan la evaluación de ramificación predicha a partir de la BPT 102 en el BHR 100, y corrigen el BHR 100 más tarde como parte de una operación de recuperación de predicción incorrecta si la predicción resulta ser errónea. Por motivos de claridad, las figuras de los dibujos no reflejan esta característica de implementación.

Una estructura de código común que puede reducir la eficacia de un predictor de ramificación que emplea un BHR 100 es el bucle. Un bucle termina con una instrucción de ramificación condicional que ensaya una condición de fin de bucle, tal como una variable de índice que se incrementa cada vez que a través del bucle se alcanza un valor de fin de bucle. En caso contrario, las ramificaciones de ejecución vuelven al principio del bucle para otra iteración, y otra evaluación de rama condición de fin de bucle. Respecto de un BHR de n bits 100 hay tres casos de interés relativos a bucles: el bucle no se ejecuta; el bucle se ejecuta a través m iteraciones, donde m < n; y el bucle se ejecuta m veces, donde m >=n.

Si el bucle no se ejecuta, una ramificación hacia delante en la ramificación de inicio de bucle sobre el cuerpo de bucle, dando como resultado una evaluación de ramificación tomada. Esto tiene un mínimo efecto sobre el BHR 100, ya que el histórico de evaluaciones de ramificaciones en el BHR 100 se desplaza solamente en una evaluación de ramificación (de hecho, la precisión de predicción se puede mejorar por correlación con esta evaluación de ramificación).

Si el bucle se ejecuta a través de m iteraciones donde m >= n, las ramificaciones “tomadas” hacia atrás de la instrucción de ramificación de fin de bucle saturan el BHR 100. Es decir, al final del bucle, un BHR de n bits siempre contendrá precisamente n-1 bits seguido de un simple cero, lo cual corresponde a una larga serie de evaluaciones tomadas resultantes de las iteraciones de bucle, y que terminan con una simple evaluación no tomada cuando se termina el bucle. Esto destruye efectivamente la eficacia del BHR 100, ya que se pierden todas las correlaciones con evaluaciones de ramificaciones anteriores (tanto para BHR local como global 100). En este caso, el BHR 100 se cartografiará probablemente en la misma entrada de BPT 102 para una instrucción de ramificación dada (dependiendo de las otras entradas a la lógica 104 de índice de BPT), en lugar de en una entrada que contiene una predicción de ramificación que refleja la correlación de la instrucción de ramificación con las evaluaciones de ramificación anteriores.

Asimismo, le BHR saturado 100 puede aumentar el solapamiento en el BPT 102, Es decir, todas las instrucciones de ramificaciones que siguen bucles son muchas iteraciones se cartografiarán en la misma entrada de BPT 102, si el BHR 100 indexa directamente la BPT 102. Incluso allí donde el BHR 100 se combina con otra información, se incrementa la posibilidad de solapamiento. Eso afecta negativamente la precisión de predicción no solamente para la

instrucción de ramificación que sigue al bucle, sino también todas las instrucciones de ramificaciones que se solapan en su entrada en la BPT 102. Si el bucle se ejecuta n iteraciones, donde m < n, el BHR 100 no se satura y se retiene el histórico de evaluaciones de ramificaciones anteriores. Sin embargo, los bits que representan el histórico de evaluaciones de ramificaciones anteriores se desplazan en posiciones de m bits. Particularmente, donde m varía, este tiene dos efectos deletéreos en la predicción de ramificaciones. En primer lugar, la instrucción de ramificación se cartografiará en un número mucho mayor de entradas en la BPT 102 para capturar la misma correlación con evaluaciones de ramificaciones anteriores, lo cual requiere una mayor BPT 102 para soportar la misma precisión para el mismo número de instrucciones de ramificaciones que las requeridas sin que la ramificación de fin de bucle afecte al BHR 30. En segundo lugar, los predictores de ramificaciones en la BPT 102 llevará más tiempo para “formarse” aumentando la cantidad de código que se debe ejecutar antes de que la BPT 102 empiece a proporcionar preediciones de ramificación precisas.

15 A modo de ejemplo, se considera un BHR de 8 bits 100 y un segmento de código con instrucciones de ramificaciones A-H, seguidas de un bucle, y a continuación la instrucción de ramificación X. La ramificación X se correlaciona fuertemente con el histórico de evaluaciones de ramificaciones G y H. Varias iteraciones del bucle de intervención generará los resultados de BHR presentados en la siguiente Tabla 1, en el momento de predecir X.

BHR Comentarios A B C D E F G H bucle ejecutado una vez (sin ramificación hacia atrás de fin de bucle o hacia delante inicial tomada) B C D E F G H 1 bucle saltado (una ramificación hacia delante inicial tomada) C D E F G H 1 0 iteraciones (ramificación hacia atrás de fin de bucle tomada una vez, a continuación no tomada) D E F G H 1 1 0 3 iteraciones E F G H 1 1 1 0 4 iteraciones F G H 1 1 1 1 0 5 iteraciones G G 1 1 1 1 1 0 6 iteraciones

Tabla 1: BHR 100 Contenido según varios números de iteraciones de bucle

En este ejemplo, la correlación deseada entre la instrucción de ramificación X predicha y la evaluación anterior de ramificaciones G y H está presente en el BHR 100 en cada caso. Sin embargo, está en un lugar diferente en el BHR 100, y en consecuencia cada caso se cartografiará en una entrada de BPT 102 diferente. Estos desperdician espacio de la BPT 102, aumenta el tiempo de formación de predicción de ramificaciones, y aumenta las posibilidades de solapamiento en la BPT 102, todo lo cual reduce la precisión de predicción.

Po-Yung Chang et al.: “Improving branch prediction accuracy by reducing pattern history table interference” Parallel Architectures and Compilation Techniques, 1996., Proceedings of the 1996 Conference on Boston, MA, EEUU, 20-23 octubre 1996. Los Alamitos, CA UU.UU, IEEE Comput. Soc. US, 20 de octubre 1996 (20-10-1996), páginas 48-57, XP010199404 ISBN 0-8 186-7632-9 ilustra la supresión de una actualización de la BHT (PHT) para evitar la interferencia en la BHT.

SUMARIO

En una o más realizaciones de la presente invención como se establece en las reivindicaciones anexas, los efectos deletéreos de la puesta en memoria de evaluaciones de instrucciones de ramificaciones de fin de bucle en una BHR se mejoran identificando las instrucciones de ramificaciones de fin de bucle, y suprimiendo la actualización del BHR en respuesta a las instrucciones de fin de bucle. Las instrucciones de fin de bucle se identifican de varias maneras.

En una realización, un procedimiento de predicción de ramificación, comprende opcionalmente suprimir una actualización de un BHR durante la ejecución de una instrucción de ramificación, en respuesta a una propiedad de la instrucción de ramificación.

En otra realización, un procesador incluye un predictor de ramificación operativo para predecir la evaluación de instrucciones de ramificación condicional, y una línea de ensamble de ejecución de instrucciones (12) operativa para extraer y ejecutar de manera especulativa instrucciones basadas en una predicción procedente del predictor de ramificación. El procesador también incluye un BHR operativo para poner en memoria la evaluación de instrucciones de ramificación condicional, y un circuito de control operativo para suprimir la puesta en memoria de la evaluación de una instrucción de ramificación condicional en respuesta a una propiedad de la instrucción de ramificación.

En otra realización, un compilador o ensamblador operativo para generar instrucciones en respuesta al código de programa incluye una función de marcado de instrucción de ramificación de fin de bucle operativa para indicar instrucciones de ramificaciones de fin que terminan los bucles de código.

BREVE DESCRIPCIÓN DE LOS DIBUJOS

La figura 2 representa un diagrama funcional de bloques de un procesador 10. El procesador 10 ejecuta instrucciones en una línea de ensamble 12 de ejecución de instrucciones según la lógica de control 14. en algunas realizaciones, la línea de ensamble 12 puede ser un diseño superescalar, con múltiples líneas de ensamble paralelas. La línea de ensamble 12 incluye varios registros o cerrojos 16, organizados en etapas de líneas canalizadas y una o más Unidades lógicas aritméticas (ALU) 18. Un fichero de Registro Universal (GPR) 20 proporciona registros que comprenden la parte superior de la jerarquía de memoria.

La línea de ensamble 12 extrae instrucciones procedentes de una memoria caché (caché I) 22 con conversión y permiso de dirección de memoria gestionados por una memoria intermedia de conversión del lado de las instrucciones (ITLB) 24. Cuando las instrucciones de ramificación condicional se descodifican pronto en la línea de ensamble 12, un predictor de ramificación 26 predice el comportamiento de ramificaciones, y proporciona la predicción a una unidad de preextracción de instrucción 28. La unidad de preextracción de instrucción 28 extrae especulativamente instrucciones procedentes de la memoria caché 22, en una dirección diana de ramificación calculada en la línea de ensamble 12 para predicción de ramificación “tomada”,

o en la siguiente dirección secuencia para ramificaciones predichas “no tomadas”. En cualquier caso, las instrucciones preextraídas se cargan en la línea de ensamble 12 para ejecución especulativa.

El predictor de ramificación 26 incluye un Registro de Histórico de Ramificaciones (BHR), una Tabla de Predictor de Ramificación (BPT) 32, una lógica de índice BPT 34, y una lógica de actualización BHR 36. El predictor de ramificación 26 puede incluir, adicionalmente, uno o más registros de PC de última ramificación 38, descritos más en detalle más adelante en la presente memoria descriptiva.

Se accede a los datos desde una memoria caché de datos (caché D) 40, con conversión y permisos de dirección de memoria gestionados por una Memoria Intermedia de conversión (TLB) 42. En varias realizaciones, la ITLB 24 puede comprender una copia de parte de la TLB

42. Alternativamente, se pueden integrar la ILTB 24 y la TLB 42. Asimismo, en varias realizaciones del procesador 10, se pueden integrar o unificar la memoria caché I 22 y la memoria caché D 40. Los fallos en la memoria caché I 22 y la memoria caché D 40 causa un acceso a la memoria principal (fuera de chip) 44, bajo el control de una interfaz de memoria 46.

El procesador 10 puede incluir una interfaz 46 de entrada/salida (E/S), que controla el acceso a varios dispositivos periféricos 50. El experto en la técnica reconoce que son posibles numerosas variaciones del procesador 10. Por ejemplo, el procesador 10 puede incluir una memoria caché de segundo nivel (L2) para uno de las dos o ambas memorias caché I y D 22,

40. Además, uno o más de los bloques funcionales representados en el procesador 10 se puede omitir de una realización particular.

Según una o más realizaciones, se mejora la precisión de predicción de ramificación evitando que las ramificaciones de fin de bucle corrompan uno o más BHR 30 en el predictor de ramificación 36. Este proceso se representa como un diagrama de flujo en la figura 3. Se descodifica (boque 52) una instrucción de ramificación condicional. Se realiza una determinación si la ramificación es una ramificación de fin de bucle (bloque 54). En caso contrario, el BHR 30 se actualiza para registrar la evaluación de ramificación (bloque 56), es decir, si se evalúa la instrucción de ramificación como “tomada” o “no tomada”. A continuación, la ejecución sigue (bloque 58), en la dirección diana de ramificación o la siguiente dirección secuencial, respectivamente. Si la ramificación no es una ramificación de fin de bucle, la actualización del BHR 30 para registrar la evaluación de ramificación de la instrucción de ramificación de fin de bucle se suprime (como se indica mediante la trayectoria del bloque 54 al bloque 58). De esta manera, las ramificaciones de iteración de bucle no corrompen el contenido del BHR 30 desplazando el histórico de evaluaciones de ramificaciones relevantes. La petición (bloque 54), que identifica una instrucción de ramificación como instrucción de ramificación de fin de bucle-se puede conseguir de varias maneras.

Los bucles se iteran por ramificación hacia atrás desde el final del bucle hasta el inicio del bucle. Según una realización, se asume que cada instrucción de ramificación condicional con una dirección diana de ramificación inferior a la dirección de instrucción de ramificación o PC, es decir, una ramificación hacia atrás, para que sea una instrucción de ramificación de fin de bucle, y se evita la actualización del BHR 30. Esta realización ofrece la ventaja de la simplicidad. El PC de instrucción de ramificación se compara con la dirección diana de ramificación (BTA) cuando la instrucción de ramificación se evalúa efectivamente en la línea de ensamble, en el momento de actualización de BHR 30. Si BTA < PC, no se actualiza el BHR

30. Esta realización tiene la desventaja de requerir una comparación de direcciones cuando se determina la dirección diana de ramificación, y también de que algunas ramificaciones hacia atrás que no son ramificaciones de fin de bucle no tendrán sus evaluaciones registradas en el BHR 30.

Otra manera de detectar una ramificación de fin de bucle es reconocer la ejecución repetida de la misma instrucción de ramificación. En una realización, representada en la figura 4, un registro de PC de última ramificación (LBPC) 38 memoriza el PC de la instrucción de última ramificación cuya evaluación se memoriza en el BHR 30. En el caso de un simple bucle, si el PC de una instrucción de ramificación coincide con el LBPC 38, es decir, la instrucción de ramificación fue la instrucción de última ramificación evaluada, se asume la instrucción de ramificación ha de ser una instrucción de ramificación de fin de bucle, y se suprime una actualización adicional del BHR 30. Como se ha mencionado anteriormente respecto de la figura 1, mientras la figura 4 representa el contenido del LBPC 38 que se compara con la propia evaluación de ramificación en la lógica de actualización de BHR 36, en cualquier implementación dada, el LBPC 38 se puede comparar con una evaluación de ramificación predicha, con la BHR 30 corregida en el caso de una predicción incorrecta. Esta realización memoriza solamente la primera iteración del bucle, desplazando solamente una evaluación de ramificación anterior del BHR 30. Esta realización no requiere soporte del compilador, y no se necesita determinar la dirección de la ramificación en el momento de la actualización de BHR

30.

Un bucle puede contener uno o más bucles anidados, o puede incluir otras ramificaciones dentro del bucle. En este caso, la saturación del BHR 30 por un bucle interior se puede suprimir por el enfoque de LBPC; sin embargo, las ramificaciones de fin de bucle seguirán memorizadas en el BHR 30. En una realización, se puede proporcionar dos o más registros LBPC 38, con los PC de instrucciones de ramificación sucesivamente evaluadas memorizadas en registros LBPC correspondientes (LBPC0, LBPC1,....LBPCM) 38. La actualización del BHR 30 se puede suprimir si el PC de una instrucción de ramificación coincide con cualquiera de los registros de LBPCN 38.

Las instrucciones de ramificación de fin de bucle se pueden también marcar estáticamente mediante un compilador o ensamblador. En una realización, un compilador genera un tipo particular de instrucción de ramificación que se usa solamente para ramificaciones de fin de bucle, por ejemplo, “BRLP”. Se reconoce la instrucción BRLP, y el BHR 30 nunca se actualiza cuando se evalúa la instrucción BRPE en una etapa de línea de ensamble de ejecución. En otra realización, un compilador o ensamblador puede integrar una indicación de ramificación de fin de bucle en una instrucción de ramificación, como por ejemplo estableciendo uno o más bits predefinidos en el código de operación. Los bits de ramificación de fin de bucle se detectan y se suprime la actualización del BHR cuando se evalúa esa instrucción de ramificación en una etapa de línea de ensamble ejecutada. La identificación estática de ramificaciones de fin de bucle reduce la complejidad de hardware y computacional moviendo la función de identificación de fin de bucle dentro del compilador o ensamblador.

Una instrucción de ramificación condicional tiene muchas propiedades, incluyendo por ejemplo, la dirección de instrucción de ramificación o PC, el tipo de instrucción, y la presencia o no de bits indicadores en el código de operación. Como se usa en la presente memoria descriptiva, las propiedades de la operación de ramificación, y/o las propiedades del programa que se refieren a la ramificación, se consideran propiedades de la instrucción de ramificación. Por ejemplo, si el PC de instrucción de ramificación coincide con el contenido de uno o más registros LBPC 38 y si la dirección diana de ramificación se realizan hacia delante o hacia atrás respecto del PC de instrucción de ramificación, son propiedades de la instrucción de ramificación.

10 Aunque la presente invención se ha descrito en la presente memoria descriptiva respecto de características, aspecto y realizaciones particulares de la misma, es evidente que se pueden realizar numerosas variaciones, modificaciones y otras realizaciones dentro del amplio alcance de la presente invención, y en consecuencia, todas las variaciones, modificaciones y realizaciones se han de considerar que se encuentran dentro del alcance de la invención. Las presentes realizaciones se han, por lo tanto, de interpretar en todos los aspectos como ilustrativos y no limitativos y todos los cambios que entran dentro del intervalo de significados y equivalencias de las reivindicaciones anexas se destinan a estar comprendidos en su interior.




Reivindicaciones:

1. Procedimiento de predicción de ramificación, caracterizado porque comprende la supresión de una actualización de un Registro de Histórico de Ramificación (BHR) durante la ejecución de una instrucción de ramificación, en respuesta a la determinación de que la instrucción de ramificación es una instrucción de ramificación de fin de bucle.

2. Procedimiento según la reivindicación 1, en el cual la etapa de determinación comprende asumir que una ramificación hacia atrás es una ramificación de fin de bucle.

3. Procedimiento según la reivindicación 1, en el cual el PC de la instrucción de ramificación coincide con el contenido de un registro de PC de Última Ramificación (LBPC) que pone en memoria el PC de la última instrucción de instrucciones de ramificación para actualizar el BHR (30).

4. Procedimiento según la reivindicación 3, en el cual el PC de la instrucción de ramificación coincide con el contenido de cualquiera de una pluralidad de registros LBPC (38) que pone en memoria los PC de la última pluralidad de instrucciones de ramificación para actualizar el BHR (30).

5. Procedimiento según la reivindicación 1, en el cual la etapa de determinación comprende la determinación de que la instrucción de ramificación es una instrucción de ramificación única generada por una compilador para terminar ramificaciones o que la instrucción de ramificación incluye uno o más bits que indican que es una instrucción de ramificación de fin de bucle.

6. Procedimiento según cualquier reivindicación que comprende, además, la determinación de una ramificación de fin de bucle.

7. Procesador (10) que comprende:

un predictor de ramificación (26) operativo para predecir la evaluación de instrucciones de ramificación coadicional;

una línea de ensamble (12) de ejecución de instrucciones operativa para extraer y ejecutar de manera especulativa instrucciones basadas en una predicción procedente del predictor de ramificación; un Registro de Histórico de Ramificación (BHR) operativo para poner en memoria la evaluación de instrucciones de ramificación condicional; y caracterizado por:

un circuito de control operativo para suprimir la puesta en memoriza de la evaluación de una instrucción de ramificación condicional en respuesta a la determinación de que la instrucción de ramificación es una instrucción de ramificación de fin de bucle.

8. Procesador según la reivindicación 7 que comprende, además, un registro de Última Ramificación (LBPC) (38) operativo para poner en memoria el PC de una instrucción de ramificación que actualiza el BHR (30), y en el cual el circuito de control es operativo para suprimir la puesta en memoria de la evaluación de una instrucción de ramificación condicional si el PC de la instrucción de ramificación coincide con el contenido del registro LBPC (38).

9. Procesador según la reivindicación 8, que comprende, además, una pluralidad de registros LBPC (38) operativos para poner en memoria los PC de una pluralidad de instrucciones de ramificación que actualizan el BHR (30), y en el cual el circuito de control es operativo para suprimir la puesta en memoria de la evaluación de una instrucción de ramificación condicional si el PC de la instrucción de ramificación coincide con el contenido de cualquier registro LBPC (38)

10. Procesador según la reivindicación 7, en el cual el circuito de control es operativo para suprimir la puesta en memoria de la evaluación de una instrucción de ramificación condicional si la instrucción de ramificación comprende una indicación de que es una instrucción de fin de bucle u operativo para suprimir la puesta en memoria de la evaluación de una instrucción de ramificación condicional si la dirección diana de la instrucción de ramificación es inferior al PC de la instrucción de ramificación.

11. El procesador según la reivindicación 10 en el cual la indicación de que la instrucción de ramificación es una instrucción de fin de bucle es el tipo de instrucción.






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