Sistema de memoria y método con modos en serie y en paralelo.

Un sistema de memoria, que comprende:

por lo menos un banco de memoria (402); y

circuitos de interfaz

(400, 401) configurados para comunicar con dicho por lo menos un banco de memoria (402),teniendo los servicios de interfaz una serie de puertos de entrada (406) y una serie de puertos de salida (408) queson diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitosexternos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos,

siendo configurables los circuitos de interfaz (400, 401) para funcionar en una serie de modos, para conexiones de laserie de puertos de entrada (406) y la serie de puertos de salida (408), incluyendo dicha serie de modosun modo en serie, durante el cual por lo menos un puerto de entrada de la serie de puertos de entrada (406) estáconfigurado para recibir una respectiva señal de entrada en serie, y por lo menos un puerto de salida de la serie depuertos de salida (408) está configurado para entregar una respectiva señal de salida en serie, y

un modo en paralelo durante el cual la serie de puertos de entrada (406) están configurados colectivamente pararecibir una señal de entrada en paralelo, y la serie de puertos de salida (408) están configurados para entregarcolectivamente una señal de salida en paralelo.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/CA2007/002222.

Solicitante: MOSAID TECHNOLOGIES INCORPORATED.

Nacionalidad solicitante: Canadá.

Dirección: 11 Hines Road, Suite 203 Ottawa, ON K2K 2X1 CANADA.

Inventor/es: OH,HakJune, PYEON,HONG BEOM, KIM,JIN-KI.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Disposiciones para escribir una información o para... > G11C7/10 (Disposiciones de interfaz para entrada/salida [I/O] de datos, p.ej. circuitos de control de entrada/salida [I/O] de datos, memorias intermedias de entrada/salida [I/O] de datos (circuitos de conversión de nivel en general H03K 19/0175))
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Memorias digitales caracterizadas por la utilización... > G11C11/34 (que utilizan dispositivos de semiconductores)
  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > H03M9/00 (Conversión paralelo/serie o viceversa (memorias digitales en las cuales la información es desplazada por escalones G11C 19/00))

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Fragmento de la descripción:

Sistema de memoria y método con modos en serie y en paralelo

CAMPO DE LA INVENCIÓN

La presente invención se refiere a sistemas de memoria en paralelo y a sistemas de memoria en serie.

ANTECEDENTES DE LA INVENCIÓN

El documento US 2006/0123164 A1 da a conocer un dispositivo de memoria que incluye una sección de conversión de serie a paralelo que convierte datos en serie a datos en paralelo, una sección de conversión de paralelo a serie que convierte datos en paralelo a datos en serie, y una sección de conversión de paralelo a paralelo que cambia la anchura de bits de los datos en paralelo. El dispositivo de memoria conecta un terminal externo a la sección de conversión de serie a paralelo, y otro terminal externo a la sección de conversión de paralelo a serie, cuando se lleva a cabo un acceso utilizando una interfaz en serie. Por otra parte, el dispositivo de memoria conecta una serie de terminales externos a la sección de conversión de paralelo a paralelo cuando se realiza un acceso utilizando una interfaz en paralelo, permitiendo por lo tanto al dispositivo de memoria realizar ocasionalmente transferencia de datos en paralelo mientras utiliza un paquete convencional.

El documento US 2002/0101778 A1 se refiere a un circuito integrado que almacena múltiples bits por celda de memoria. La cantidad de carga almacenada en una celda de memoria corresponde a los múltiples bits en una celda de memoria. Bancos dobles de registros de desplazamiento acoplados alternativamente a uno o varios contactos de datos y a las celdas de memoria de la matriz de memoria aceleran la transferencia de datos para funcionamiento de lectura y escritura. La lectura se realiza en el modo de tensión para ahorrar energía. Durante las operaciones de escritura, la lectura de una celda de memoria se lleva a cabo en el modo de tensión para determinar si se ha conseguido la programación deseada en la celda de memoria. Durante la lectura de una celda de memoria, la tensión correspondiente a la cantidad de carga almacenada en una celda de memoria se compara con una secuencia de búsqueda binaria de tensiones de referencia, para determinar los múltiples bits almacenados en la celda de memoria.

El documento WO 2004/111856 A1 describe un sistema de memoria en el que la organización del núcleo de la memoria cambia con la anchura del dispositivo. El número de bancos físicos accedidos se reduce con la anchura del dispositivo, lo que tiene como resultado una utilización reducida de energía para configuraciones de memoria relativamente estrechas. Aumentar el número de bancos de memoria lógicos para anchuras de memoria estrechas reduce la probabilidad de conflictos de bancos, y por consiguiente mejora el comportamiento en velocidad.

Los actuales dispositivos de electrónica de consumo utilizan dispositivos de memoria. Por ejemplo, los dispositivos electrónicos móviles tales como cámaras digitales, asistentes digitales personales, reproductores de audio/video portátiles y terminales móviles siguen requiriendo memoria de almacenamiento masivo, preferentemente memoria no volátil con capacidades y prestaciones de velocidad cada vez mayores. Se prefieren unidades de disco duro y memoria no volátil dado que los datos se mantienen en ausencia de alimentación, extendiendo de ese modo la vida de la batería.

Si bien los dispositivos de memoria existentes funcionan a velocidades suficientes para muchos de los actuales dispositivos de electrónica de consumo, dichos dispositivos de memoria pueden no ser adecuados para su utilización en dispositivos electrónicos futuros y otros dispositivos en los que se desean elevadas velocidades de transferencia de datos. Por ejemplo, es probable que un dispositivo multimedia móvil que graba imágenes en movimiento con alta definición necesite un módulo de memoria con un rendimiento de programación mayor que uno con la tecnología de memoria actual. Aunque dicha solución parece ser sencilla, existe un problema con la calidad de la señal a dichas altas frecuencias, que impone un límite práctico a la frecuencia de funcionamiento de la memoria. La memoria comunica con otros componentes utilizando un conjunto de contactos de entrada/salida (I/O) en paralelo, cuya cantidad es específica de la implementación. Los contactos de I/O reciben instrucciones de comandos y datos de entrada y proporcionan datos de salida. Esto se conoce normalmente como una interfaz en paralelo. El funcionamiento a alta velocidad puede provocar efectos de degradación de la comunicación tales como diafonía, distorsión de la señal y atenuación de la señal, por ejemplo, lo cual degrada la calidad de la señal.

Para incorporar una mayor densidad y un funcionamiento más rápido en las placas de sistema, existen dos técnicas de diseño: configuraciones de interconexión en serie, tales como cadena de margarita, y configuraciones de interconexión en paralelo, tales como múltiples puntos. Estas técnicas de diseño pueden ser utilizadas para superar el problema de la densidad, que determina el coste y la eficiencia de funcionamiento del tráfico de memoria entre un disco duro y un sistema de memoria. Sin embargo, las configuraciones de múltiples puntos tienen un inconveniente con respecto a las configuraciones de cadena de margarita. Por ejemplo, si el número de puntos en un sistema de memoria de múltiples puntos aumenta, entonces como resultado del efecto de carga de cada contacto, aumenta también el tiempo de retardo de manera que el comportamiento general del sistema de memoria de múltiples puntos se degrada. Esto se debe a la carga de resistencia-condensador del cable y a la capacidad eléctrica del contacto del dispositivo de memoria. Una conexión en serie en un dispositivo tal como un dispositivo de memoria, puede utilizar una entrada de un solo contacto que recibe en serie todas las direcciones, comandos y datos. Una conexión en serie puede proporcionar una configuración de cadena de margarita en serie para controlar eficazmente los bits de comando, los bits de dirección y los bits de datos a través de la configuración en cascada. Disponiendo una configuración de cadena de margarita en serie, se asigna un número de identificador de dispositivo (ID, device identifier) de memoria a cada dispositivo en una cadena en cascada. Los dispositivos de memoria pueden ser memorias dinámicas de acceso aleatorio (DRAMs, dynamic random access memories) , memorias estáticas de acceso aleatorio (SRAMs, static random access memories) y memorias flash.

RESUMEN DE LA INVENCIÓN

Se dan a conocer métodos y sistemas para permitir llevar a cabo el método de acceso a uno o varios bancos de memoria utilizando acceso en serie, o utilizando acceso en paralelo. En modo en serie, cada conexión funciona como una conexión en serie independiente. Por contraste, durante el modo en paralelo, las conexiones funcionan en común como una conexión en paralelo. Donde para el modo en serie se reciben independientemente para cada conexión controles de entrada y salida, durante el modo en paralelo es utilizado en común un solo conjunto de controles de entrada y salida por todas las conexiones.

De acuerdo con un aspecto general, la invención da a conocer un sistema de memoria tal como se define en la reivindicación 1.

En algunas realizaciones, dicho por lo menos un banco de memoria comprende una serie de bancos de memoria.

En algunas realizaciones, durante el modo en serie, dicha por lo menos una entrada que funciona, cada una, como una respectiva entrada en serie comprende una serie de las entradas, y dicha por lo menos una salida que funciona como una respectiva salida en serie, comprende una serie de las salidas.

En algunas realizaciones, los circuitos de interfaz en modo dual comprenden: una serie de controladores de conexión... [Seguir leyendo]

 


Reivindicaciones:

1. Un sistema de memoria, que comprende:

por lo menos un banco de memoria (402) ; y

circuitos de interfaz (400, 401) configurados para comunicar con dicho por lo menos un banco de memoria (402) , teniendo los servicios de interfaz una serie de puertos de entrada (406) y una serie de puertos de salida (408) que son diferentes entre sí, estando configurada la serie de puertos de entrada para recibir señales desde circuitos externos, estando configurada la serie de puertos de salida para entregar señales a los circuitos externos,

siendo configurables los circuitos de interfaz (400, 401) para funcionar en una serie de modos, para conexiones de la serie de puertos de entrada (406) y la serie de puertos de salida (408) , incluyendo dicha serie de modos un modo en serie, durante el cual por lo menos un puerto de entrada de la serie de puertos de entrada (406) está configurado para recibir una respectiva señal de entrada en serie, y por lo menos un puerto de salida de la serie de puertos de salida (408) está configurado para entregar una respectiva señal de salida en serie, y

un modo en paralelo durante el cual la serie de puertos de entrada (406) están configurados colectivamente para recibir una señal de entrada en paralelo, y la serie de puertos de salida (408) están configurados para entregar colectivamente una señal de salida en paralelo.

2. El sistema de memoria acorde con la reivindicación 1, en el que dicho por lo menos un banco de memoria comprende una serie de bancos de memoria (23, 25, 27) .

3. El sistema de memoria acorde con la reivindicación 2, en el que durante el modo en serie,

dicho por lo menos un puerto de entrada que está configurado, cada uno, para recibir una respectiva señal de entrada en serie, comprende por lo menos dos puertos de entrada de la serie de puertos de entrada (11, 13, 15) , y

dicho por lo menos un puerto de salida que está configurado, cada uno, para recibir una respectiva señal de salida en serie, comprende por lo menos dos puertos de salida de la serie de puertos de salida (29, 31, 33) .

4. El sistema de memoria acorde con la reivindicación 3, en el que los circuitos de interfaz comprenden circuitos de interfaz en modo dual (400, 401) , que comprenden:

una serie de controladores de conexión y de banco (40, 42, 44) que tienen, cada uno, un respectivo puerto de entrada (11, 13, 15) de la serie de puertos de entrada;

en el que cada uno de la serie de controladores de conexión y de banco está configurado en modo en serie para llevar a cabo operaciones de lectura y escritura en serie, mediante procesar para cada operación de lectura y escritura una señal de entrada de un solo bit de ancho de banda recibida sobre el puerto de entrada respectivo, que contiene comando, dirección y datos, si la operación es una operación de escritura;

en el que la serie de controladores de conexión y de banco están configurados colectivamente en modo en paralelo para llevar a cabo operaciones de lectura y escritura en paralelo, mediante procesar para cada operación de lectura y escritura una señal de entrada de múltiples bits de ancho de banda recibida sobre múltiples puertos de entrada, que contiene comando, dirección y datos, si la operación es una operación de escritura.

5. El sistema de memoria acorde con la reivindicación 4, en el que cada uno de la serie de controladores de conexión y de banco (40, 42, 44) está configurado para comunicar con uno predeterminado de los bancos de memoria (23, 25, 27) y

cada uno de la serie de bancos de memoria (23, 25, 27) está configurado para comunicar con uno predeterminado de la serie de puertos de salida (29, 31, 33) .

6. El sistema de memoria acorde con la reivindicación 4 o la reivindicación 5, en el que:

cada uno de la serie de controladores de conexión y de banco (42, 44, 46) comprende además un respectivo control de entrada (46, 50, 54) para operaciones de escritura y

un respectivo control de salida (48, 52, 56) para operaciones de lectura;

los circuitos de interfaz en modo dual están configurados durante el modo en paralelo para conectar el control de entrada (46) de uno común de la serie de controladores de conexión y de banco (40) al control de entrada (50, 54) de los controladores de conexión y de banco (42, 44) restantes y

para conectar el control de salida (48) de la serie de controladores de conexión y de banco (40) al control de salida (52, 56) de los controladores de conexión y de banco (42, 40) restantes, de manera que durante el modo en paralelo funcionan en común la totalidad de los controladores de conexión y de banco;

los circuitos de interfaz en modo dual están configurados durante el modo en serie para permitir la recepción de señales independientes en cada control de entrada y control de salida.

7. El sistema de memoria acorde con cualquiera de las reivindicaciones 4 a 6, en el que cada uno de la serie de controladores de conexión y de banco (40, 42, 44) comprende un respectivo circuito de control de conexiones y bancos para cada uno de la serie de bancos de memoria (23, 25, 27) .

8. El sistema de memoria acorde con cualquiera de las reivindicaciones 4 a 7, que comprende además:

por lo menos un conmutador de conexiones (35, 37) que funciona durante el modo en serie para conectar cada uno de la serie de controladores de conexión y de banco (40, 42, 44) a un respectivo banco seleccionado (23, 25, 27) y

funciona durante el modo en paralelo para conectar la totalidad de los controladores de conexión y de banco a un banco de memoria seleccionado.

9. El sistema de memoria acorde con la reivindicación 8, en el que:

dicho por lo menos un conmutador de conexiones comprende un primer conmutador de conexiones (35; 116) que conecta cada conexión (100, 102, 104, 106) a un respectivo banco seleccionado (120, 122, 124, 126) para escritura y control, y

un segundo conmutador de conexiones (37; 116) que conecta cada conexión al banco seleccionado para lectura, impidiendo la conexión simultánea de múltiples conexiones al mismo banco.

10. El sistema de memoria acorde con cualquiera de las reivindicaciones 4 a 9, en el que los circuitos de interfaz en modo dual comprenden:

una entrada (66) que recibe una entrada de control de la anchura de los datos que selecciona entre modo en serie y modo en paralelo, o una entrada (66) para recibir una señal de entrada de control de la anchura de los datos, que selecciona entre modo en serie y modo en paralelo;

para cada uno de la serie de controladores de conexión y de banco (40, 42, 44) , un respectivo primer multiplexor (216, 218, 220, 222) que tiene primera y segunda entradas, la primera entrada conectada a un respectivo control de entrada (200, 202, 204, 206) del controlador de conexión y de banco, cada segunda entrada conectada al control de entrada (200) de uno común de dichos controladores de conexión y de banco, pudiendo funcionar el primer multiplexor para seleccionar la primera entrada o la segunda entrada bajo el control de la entrada de control de la anchura de control de datos;

para cada uno de la serie de controladores de conexión y de banco (40, 42, 44) , un respectivo segundo multiplexor (266, 268, 270, 272) que tiene primera y segunda entradas, la primera entrada conectada al respectivo control de salida (250, 252, 254, 256) de un controlador de conexión y de banco, cada segunda entrada conectada al control de salida (250) del común de los controladores de conexión y de banco, pudiendo funcionar el segundo multiplexor para seleccionar la primera entrada o la segunda entrada, bajo el control de la señal de entrada de control de la anchura de control de datos.

11. El sistema de memoria acorde con cualquiera de las reivindicaciones 1 a 3, en el que los circuitos de interfaz

comprenden circuitos de interfaz en modo dual (400, 401) , que comprenden uno de: 12

(i) para cada banco de memoria (420, 422, 424, 426) , un respectivo convertidor de paralelo a serie (301, 303, 305, 307) que tiene una salida en serie;

un conmutador (296) que conmuta la salida en serie de cada convertidor de paralelo a serie (301, 303, 305, 307) hacia una salida seleccionada,

(ii) para cada banco de memoria, un respectivo convertidor de serie a paralelo (501, 503, 505, 507) ;

un conmutador (487) que conmuta cada entrada, a la entrada de un respectivo seleccionado de los convertidores de serie a paralelo (501, 503, 505, 507) ,

opcionalmente, el sistema de memoria comprende adicionalmente uno de:

(a) selectores (288, 290, 292, 294) para seleccionar salidas en serie de los convertidores de paralelo a serie (301, 303, 305, 307) durante el modo en serie, y para seleccionar una salida en paralelo durante el modo en paralelo; o

un convertidor de la anchura de los datos (285) que produce dicha salida en paralelo mediante convertir una salida procedente de un banco seleccionado, desde una anchura de datos para acceso al banco a una anchura de datos igual al número de salidas de dicha serie de salidas,

(b) un convertidor de la anchura de los datos (285) , que convierte una entrada en paralelo que tiene una anchura de datos igual al número de entradas de dicha serie de entradas, a una anchura de datos para acceso al banco.

12. El sistema de memoria acorde con cualquier reivindicación anterior, en el que para una operación de lectura en modo en serie,

se recibe un comando a través de uno de dicho por lo menos un puerto de entrada, de la serie de puertos de entrada, que está configurado para recibir una respectiva señal de entrada en serie, y

en respuesta, se produce una señal de salida en serie en un correspondiente puerto de salida de dicho por lo menos un puerto de salida de la serie de puertos de salida, que está configurado para entregar una respectiva señal de salida en serie, correspondiendo el puerto de salida correspondiente al puerto de entrada a través del cual se ha recibido el comando.

13. Un método para utilizar en un sistema de memoria que comprende por lo menos un banco de memoria (402) y circuitos de interfaz (400, 401) que tienen una serie de puertos de entrada (406) y una serie de puertos de salida (408) que son diferentes entre sí, estando configurada dicha serie de puertos de entrada (406) para recibir señales desde circuitos externos, estando configurada dicha serie de puertos de salida (408) para entregar señales a los circuitos externos, comprendiendo el método:

reconfigurar los circuitos de interfaz en uno seleccionado de un modo en serie y un modo en paralelo, de acuerdo con una entrada de control de la anchura de los datos (224) ;

en el modo en serie, funcionando los circuitos de interfaz como por lo menos una interfaz en serie, durante lo cual por lo menos un puerto de entrada de la serie de puertos de entrada está configurado para recibir una respectiva señal de entrada en serie, y por lo menos un puerto de salida de la serie de puertos de salida está configurado para entregar una respectiva señal de salida en serie;

en el modo en paralelo, funcionando los circuitos de interfaz como una interfaz en paralelo, durante lo cual la serie de puertos de entrada están configurados para recibir colectivamente una señal de entrada en paralelo, y la serie de puertos de salida están configurados para entregar colectivamente una señal de salida en paralelo.

14. El método acorde con la reivindicación 13, que comprende:

durante el modo en serie, proporcionar acceso en serie desde cada uno de dicho por lo menos uno de la serie de puertos de entrada, que está configurado para recibir una respectiva señal de entrada en serie, a dicho por lo menos un banco de memoria (402) .

15. El método acorde con la reivindicación 13 o la reivindicación 14, en el que la reconfiguración de los circuitos de interfaz comprende:

para el modo en serie, reconfigurar una serie de controladores de conexión y de banco (40, 42, 44) de manera que durante el modo en serie, se reciben controles independientes de entrada y de salida para dicha por lo menos una interfaz en serie;

para el modo en paralelo, reconfigurar la serie de controladores de conexión y de banco (40, 42, 44) de manera que un control de entrada y de salida recibido en uno de la serie de controladores de conexión y de banco es utilizado en común por todos los controladores de conexión y de banco.