PROCESADOR DE SEÑAL DIGITAL CON UNIDADES MULTIPLICADORAS ACUMULADORAS ACOPLADAS.

Un circuito electrónico (200) para realizar selectivamente varias operaciones independientes de multiplicación acumulación en un solo ciclo de reloj o una operación de adición de dos productos en un solo ciclo de reloj, el circuito electrónico

(200) comprende: un archivo de registro (202) que tiene una primera y una segunda entrada (PI1, PI2) y en primera instancia a través de seis salidas (PO1 a PO6); un primer multiplicador (206) que recibe la segunda y la tercera salida (PO2, PO3) del archivo de registro (202) y que tiene una salida; y un segundo multiplicador (208) que recibe la cuarta y la quinta salida (PO4, PO5) del archivo de registro (202) y que tiene una salida; un primer conmutador (204) que recibe la primera salida (PO1) del archivo de registro (202); un segundo conmutador (210) que recibe la salida del primer multiplicador (206) y que tiene una salida; un tercer conmutador (212) que recibe la salida del segundo multiplicador (208) y que tiene una salida; un multiplexor de redondeo (214) que recibe la salida del primer conmutador (204) y que tiene una salida; una primera sumadora (216) que recibe, en una primera entrada, la salida del segundo conmutador (210) y que tiene una salida; un multiplexor (218) configurado para proporcionar, de acuerdo con la operación seleccionada, un cero o la salida del tercer conmutador (212) y que aplica una salida a una segunda entrada de la primera sumadora (216); una segunda sumadora (220) que recibe las salidas del multiplexor de redondeo (214) y la primera sumadora (216), y que tiene una salida que se realimenta a la primera entrada del archivo de registro (202); y una tercera sumadora (222) que recibe las salidas del tercer conmutador (212) y la sexta salida del registro (PO6), y que tiene una salida que se realimenta a la segunda entrada (PI2) del archivo de registro (202).

Tipo: Resumen de patente/invención.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 5775 MOREHOUSE DRIVE,SAN DIEGO, CA 92121-1714.

Inventor/es: SIH, GILBERT, C., CHEN, XUFENG, HSU, DE, D.

Fecha de Publicación: .

Fecha Solicitud PCT: 23 de Febrero de 2001.

Fecha Concesión Europea: 18 de Enero de 2006.

Clasificación Internacional de Patentes:

  • SECCION G — FISICA > COMPUTO; CALCULO; CONTEO > TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores... > Métodos o disposiciones para el tratamiento de datos... > G06F7/544 (para la evaluación de funciones por cálculo (consultando una tabla G06F 1/02))

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Chipre, Oficina Europea de Patentes, Lituania, Letonia, Ex República Yugoslava de Macedonia, Albania, Armenia, Azerbayán, Bielorusia, Ghana, Gambia, Kenya, Kirguistán, Kazajstán, Lesotho, República del Moldova, Malawi, Mozambique, Federación de Rusia, Sudán, Sierra Leona, Tayikistán, Turkmenistán, República Unida de Tanzania, Uganda, Zimbabwe, Burkina Faso, Benin, República Centroafricana, Congo, Costa de Marfil, Camerún, Gabón, Guinea, Malí, Mauritania, Niger, Senegal, Chad, Togo, Organización Regional Africana de la Propiedad Industrial, Swazilandia, Guinea-Bissau, Organización Africana de la Propiedad Intelectual, Organización Eurasiática de Patentes.

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