Dispositivo semiconductor.

Un dispositivo semiconductor que comprende:

una pluralidad de primeras líneas de datos

(drwbus_in) que transmiten una pluralidad de primeros bits de datos; una pluralidad de segundas líneas de datos (drwbus_out) que transmiten una pluralidad de segundos bits de datos;

una pluralidad de terceras líneas de datos (rwbus_DQ) que transmiten una pluralidad de terceros bits de datos; un circuito de control de órdenes en ráfagas, BOC, (17) que convierte los primeros bits de datos en los segundos bits de datos mediante el reordenamiento del orden de los primeros bits de datos en base a una información de dirección;

un circuito de inversión de bus de datos, DBI, (18) que convierte los segundos bits de datos en los terceros bits de datos mediante la realización de la inversión o la no inversión en el nivel lógico de cada uno de los segundos bits de datos en base a una regla previamente determinada; y

un circuito de salida (19) que emite los terceros bits de datos en serie a una pluralidad de terminales de datos (DQO-DQ7).

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E12186309.

Solicitante: PS4 Luxco S.a.r.l.

Inventor/es: SHIDO,TAIHEI, DONO,CHIAKI, KONDO,CHIKARA, MIYAZAKI,SHINYA.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION G — FISICA > COMPUTO; CALCULO; CONTEO > TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores... > G06F12/00 (Acceso, direccionamiento o asignación en sistemas o arquitecturas de memoria (registro de la información en general G11))
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Disposiciones para escribir una información o para... > G11C7/10 (Disposiciones de interfaz para entrada/salida [I/O] de datos, p.ej. circuitos de control de entrada/salida [I/O] de datos, memorias intermedias de entrada/salida [I/O] de datos (circuitos de conversión de nivel en general H03K 19/0175))
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Memorias digitales caracterizadas por la utilización... > G11C11/4096 (Circuitos de control o de gestión de entrada/salida [I/O] de datos, p.ej.circuitos para la lectura o la escritura, circuitos de activación de entrada/salida, conmutadores de líneas de bits)

PDF original: ES-2487819_T3.pdf

 

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Fragmento de la descripción:

Dispositivo semiconductor Antecedentes de la invención

Campo de la invención

La presente invención se refiere a un dispositivo semiconductor y, más en particular, a un dispositivo semiconductor que realiza un control de órdenes en ráfagas (BOC) y una inversión de bus de datos (DBI). La presente invención también se refiere a un sistema de procesamiento de datos que incluye un dispositivo semiconductor de este tipo.

Descripción de la técnica relacionada

El documento US 2005/152210 A1 divulga un dispositivo de memoria de acceso aleatorio dinámica de doble velocidad de datos (DRAM de DDR) que puede funcionar en unos modos de DDR dobles por medio de un circuito de selección de modos que está configurado para habilitar un modo de funcionamiento de doble velocidad de datos (DDR) 1 para la DRAM de DDR o un modo de funcionamiento de DDR2 para la DRAM de DDR.

El documento de patente US 6.463.003 B2 divulga un esquema de ahorro de potencia para una implementación de modo en ráfaga durante la lectura de datos a partir de un dispositivo de memoria con el fin de mejorar la potencia que se consume mediante la inversión de conjuntos de datos siempre que una mayoría de los datos cambia de estados de conjunto a conjunto y mediante la inclusión de una salida separada que indica si los datos que se están accionando están invertidos. En este procedimiento, los datos presentes se comparan con unos datos previamente seleccionados para determinar si la mayoría de los datos actualmente seleccionados ha cambiado con respecto a los datos previamente seleccionados. Adicionalmente, los presentes datos seleccionados se retardan y, a continuación, se someten a una función de XOR lógico con la determinación de mayoría en lo que antecede. En una última etapa, los datos que se someten a la función de XOR lógico y la determinación de mayoría se conducen por separado a unos elementos externos que solicitan los presentes datos.

El documento US7405981 B2 divulga una unidad de circuito para la inversión de bits de datos de una RAM síncrona de doble velocidad de datos que tiene una unidad de inversión que emite un artículo de datos adyacente invertido o no invertido del descodificador asociado dependiendo del indicador de inversión corregido del descodificador.

La norma DDR3, la norma dominante de la memoria de acceso aleatorio dinámica (DRAM), y la norma de DDR4 de la siguiente generación, usan una tecnología denominada BOC para un acceso aleatorio adecuado. Por ejemplo, mediante el BOC con una longitud de ráfaga de ocho, el orden de salida de los ocho bits de los datos leídos que van a emitirse de forma consecutiva a partir de un terminal de entrada / salida de datos se reordena de acuerdo con tres bits de la dirección de columna YO, Y1 e Y2 que se introducen a partir de un controlador externo. De este modo, el controlador externo puede extraer los fragmentos de los datos almacenados en las células de memoria en un orden deseado. El BOC no se aplica a los datos de escritura. La solicitud de patente de Japón abierta a inspección pública con N° H06-290582 divulga un ejemplo de BOC.

Se espera que la norma de DDR4 incluya una tecnología adicional denominada DBI. De acuerdo con la tecnología de DBI, ocho bits (DQ0 a DQ7) de los datos leídos que van a emitirse de forma simultánea están todos invertidos si cinco o más de los ocho bits son "0". Debido a que "1" consume menos potencia que "0" para la transmisión, la DBI puede emplearse para reducir el consumo de potencia. Mediante la DBI, un bit de los datos de DBI, que indica si ocho bits de los datos leídos están invertidos, se emite con los ocho bits de los datos leídos. Los datos de DBI se emiten a través de un terminal dedicado (el terminal de DBI) que se proporciona por separado de los terminales de entrada / salida de datos para emitir los datos leídos. La DBI también se aplica a los datos de escritura. En el momento de la escritura, la DRAM realiza un procesamiento interno para restaurar bits invertidos en base a la entrada de datos de DBI a partir del controlador. La patente de los Estados Unidos con N° 7405981 divulga un ejemplo general de DBI diferente del de las especificaciones de la norma de DDR4.

Una DRAM de DDR4 incluye un circuito de BOC y un circuito de DBI para implementar el BOC y la DBI anteriores, de manera respectiva. En el momento de la lectura, 64 bits de los datos leídos que se leen a partir de la matriz de memoria se suministran inicialmente al circuito de DBI a través de un bus de lectura / escritura RWBUS_ARAY que incluye 64 líneas de bus. El circuito de DBI invierte los 64 bits suministrados de los datos leídos cuando se necesita, y emite el resultado al circuito de BOC con ocho bits adicionales de los datos de DBI. El circuito de BOC reordena el orden de salida de a total de 72 bits de datos, incluyendo los 64 bits de los datos leídos y los ocho bits de los datos de DBI, de acuerdo con la dirección de columna YO, Y1 e Y2. El circuito de BOC emite el resultado a un circuito de entrada / salida de datos a través de un bus de lectura / escritura RWBUS_DQ y un bus de lectura / escritura RWBUS_DBI.

De acuerdo con una configuración de este tipo, es necesario que el circuito de BOC se proporcione para cada uno de nueve terminales de salida, incluyendo ocho terminales de entrada / salida de datos y el terminal de DBI. Dicho de otra forma, son necesarios nueve circuitos de BOC. Debido a que los circuitos de BOC incluyen un gran número de puertas de transferencia, la provisión de tantos como nueve circuitos de BOC (el noveno circuito de BOC)

aumenta el área de circuito. Así mismo, el consumo de potencia más elevado también necesita de una reducción de los circuitos de BOC.

Sumario

Se proporciona un dispositivo semiconductor que incluye: una pluralidad de primeras líneas de datos que transmiten una pluralidad de primeros bits de datos; una pluralidad de segundas líneas de datos que transmiten una pluralidad de segundos bits de datos; una pluralidad de terceras líneas de datos que transmiten una pluralidad de terceros bits de datos; un circuito de control de órdenes en ráfagas, BOC, que convierte los primeros bits de datos en los segundos bits de datos mediante el reordenamiento del orden de los primeros bits de datos en base a una información de dirección; un circuito de inversión de bus de datos, DBI, que convierte los segundos bits de datos en los terceros bits de datos mediante la realización de la Inversión o la no Inversión en el nivel lógico de cada uno de los segundos bits de datos en base a una regla previamente determinada; y un circuito de salida que emite los terceros bits de datos en serle a una pluralidad de terminales de datos.

Breve descripción de los dibujos

la figura 1 es un diagrama esquemático para explicar una realización de la presente invención; la figura 2A muestra 64 bits de los datos leídos DQ [63:0] que se precapturan a partir de las células de memoria en la matriz de memoria 11 que se muestra en la figura 1 y se envían al bus de datos drwbusjn [63:0] que se muestra en la figura 1 uno a uno;

la figura 2B es un diagrama que muestra un ejemplo de reordenamlento mediante el circuito de BOC 17 que se muestra en la figura 1;

la figura 3A muestra un ejemplo específico de los datos leídos DQ [63:0] que se suministran al circuito de DBI 18 que se muestra en la figura 1;

la figura 3B muestra el estado después de la inversión de los datos leídos DQ [63:0] que se muestra en la figura 3A mediante el circuito de DBI 18 que se muestra en la figura 1;

la figura 4 es un diagrama de bloques que muestra la configuración de un dispositivo semiconductor 1 de acuerdo con la realización preferida de la presente invención;

la figura 5 es una vista en planta... [Seguir leyendo]

 


Reivindicaciones:

1. Un dispositivo semiconductor que comprende:

una pluralidad de primeras líneas de datos (drwbusjn) que transmiten una pluralidad de primeros bits de datos; una pluralidad de segundas líneas de datos (drwbus_out) que transmiten una pluralidad de segundos bits de datos;

una pluralidad de terceras líneas de datos (rwbus_DQ) que transmiten una pluralidad de terceros bits de datos; un circuito de control de órdenes en ráfagas, BOC, (17) que convierte los primeros bits de datos en los segundos bits de datos mediante el reordenamiento del orden de los primeros bits de datos en base a una información de dirección;

un circuito de inversión de bus de datos, DBI, (18) que convierte los segundos bits de datos en los terceros bits de datos mediante la realización de la inversión o la no inversión en el nivel lógico de cada uno de los segundos bits de datos en base a una regla previamente determinada; y

un circuito de salida (19) que emite los terceros bits de datos en serie a una pluralidad de terminales de datos (DQO-DQ7).

2. El dispositivo semiconductor tal como se reivindica en la reivindicación 1, que comprende además una pluralidad de cuartas líneas de datos (RWBUS_DBI) que transmiten una pluralidad de cuartos bits de datos, en el que

el circuito de DBI genera los cuartos bits de datos, indicando cada uno si uno asociado de los terceros bits de datos

está invertido en el nivel lógico o no, y

el circuito de salida emite los cuartos bits de datos en serie.

3. El dispositivo semiconductor tal como se reivindica en la reivindicación 1 o 2, que comprende además un circuito de derivación que conecta las primeras líneas de datos y las segundas líneas de datos en respuesta a una señal de control de escritura,

en el que el circuito de BOC realiza el reordenamiento del orden de los primeros bits de datos en respuesta a una señal de control de lectura.

4. El dispositivo semiconductor tal como se reivindica en una cualquiera de las reivindicaciones 1 a 3, en el que el circuito de DBI invierte los segundos bits de datos para generar los terceros bits de datos cuando un número de los terceros bits de datos que van a emitirse de forma simultánea que tienen un primer nivel lógico es mayor que un valor previamente determinado.

5. El dispositivo semiconductor tal como se reivindica en la reivindicación 4, en el que el circuito de DBI incluye:

un circuito de mayoría (18d, 18e) que activa una señal de DBI cuando un número de segundos bits de datos suministrados de forma simultánea a partir de una parte de las segundas líneas de datos que tienen el primer nivel lógico es mayor que el valor previamente determinado; y

un circuito de procesamiento de inversión que invierte los segundos bits de datos en el nivel lógico para generar los terceros bits de datos que van a emitirse de forma simultánea cuando la señal de DBI está activada.

6. El dispositivo semiconductor tal como se reivindica en la reivindicación 4 o 5, en el que el valor previamente determinado es mayor que la mitad del número de los segundos bits de datos suministrados de forma simultánea a partir de la parte de las segundas líneas de datos.

7. El dispositivo semiconductor tal como se reivindica en una cualquiera de las reivindicaciones 1 a 6, en el que

el circuito de BOC incluye una pluralidad de circuitos de selección (17-0 [7:0]), cada uno asignado a una pluralidad respectiva de segundas líneas de datos, y

cada uno de los circuitos de selección incluye una pluralidad de puertas de transferencia (120 [7:0], 123, 124) que están acopladas entre por lo menos una parte de las primeras líneas de datos y una correspondiente de las segundas líneas de datos, de manera respectiva, haciendo cada uno de los circuitos de selección que una de la pluralidad de puertas de transferencia esté en conducción y las otras no estén en conducción de acuerdo con la información de dirección.

8. El dispositivo semiconductor tal como se reivindica en una cualquiera de las reivindicaciones 1 a 7, que comprende además:

una pluralidad de bancos de memoria (11);

unos primeros electrodos de punta ancha que reciben la información de dirección; y

unos segundos electrodos de punta ancha que emiten los terceros bits de datos, en el que

cada uno de los bancos de memoria incluye una primera matriz de memoria que está dispuesta más cerca de un

extremo del dispositivo en una segunda dirección y una segunda matriz de memoria que está dispuesta más

cerca del otro extremo del dispositivo en la segunda dirección, y

los electrodos de punta ancha primero y segundo están dispuestos en un área de cableado que está dispuesta entre la primera matriz de memoria y la segunda matriz de memoria.

9. El dispositivo semiconductor tal como se reivindica en la reivindicación 8, que comprende además una pluralidad

de cuartas líneas de datos que transmiten una pluralidad de cuartos bits de datos, de manera respectiva, en el que el circuito de DBI genera los cuartos bits de datos, indicando cada uno si uno asociado de los terceros bits de datos está invertido en el nivel lógico o no, y

el circuito de salida emitiendo los cuartos bits de datos por medio de los segundos electrodos de punta ancha.

10. El dispositivo semiconductor tal como se reivindica en la reivindicación 8 o 9, que comprende además un circuito de control central (2) que incluye el circuito de BOC y el circuito de DBI, estando dispuesto el circuito de control central en una parte del área de cableado.

11. El dispositivo semiconductor tal como se reivindica en la reivindicación 10, en el que los primeros electrodos de punta ancha y los segundos electrodos de punta ancha están dispuestos en lados opuestos respectivos del circuito de control central en una primera dirección sustancialmente perpendicular con respecto a la segunda dirección.

12. El dispositivo semiconductor tal como se reivindica en la reivindicación 10 u 11, en el que

la pluralidad de bancos incluye un grupo de primeros bancos que están dispuestos en un lado del dispositivo en una primera dirección sustancialmente perpendicular con respecto a la segunda dirección y un grupo de segundos bancos que están dispuestos en el otro lado del dispositivo en la primera dirección, el dispositivo incluye además:

una pluralidad de quintas líneas de datos (RWBUS_ARAY_le) que conectan el circuito de control central con el grupo de primeros bancos;

y una pluralidad de sextas líneas de datos (RWBUS_ARAY_r¡) que conectan el circuito de control central con el grupo de segundos bancos, y

el circuito de control central incluye además un multiplexor (64) que conecta una u otra de las quintas líneas de datos y las sextas líneas de datos con las primeras líneas de datos de acuerdo con la información de dirección.

13. El dispositivo semiconductor tal como se reivindica en una cualquiera de las reivindicaciones 1 a 7, que comprende además una pluralidad de bancos de memoria (11) que suministran los primeros bits de datos a las primeras líneas de datos, en el que las segundas líneas de datos son más cortas que las primeras líneas de datos.

14. El dispositivo semiconductor tal como se reivindica en una cualquiera de las reivindicaciones 8 a 12, en el que las segundas líneas de datos son más cortas que las terceras líneas de datos.