Dispositivo de memoria, placa de circuito, receptáculo de líquido, procedimiento para aceptar de un circuito anfitrión datos para escribir en una sección de memoria de datos, y sistema que incluye un dispositivo de memoria eléctricamente conectable a un circuito anfitrión.

Un dispositivo de memoria (130) eléctricamente conectable a un circuito anfitrión

(40, 50), que comprende: una sección de memoria de datos no volátil (132);

una sección de recepción de datos (M15) dispuesta para recibir, desde el circuito anfitrión, datos que incluyen primeros datos para ser escritos en la sección de memoria de datos (132) y segundos datos generados a partir de los primeros datos;

una sección de determinación (M19) dispuesta para determinar la consistencia de los datos recibidos por la sección de recepción de datos; y

una sección de transmisión de datos (M15) dispuesta para transmitir un resultado de la determinación al circuito anfitrión;

en el que la sección de determinación (M19) está dispuesta para determinar si los primeros datos y los segundos datos son consistentes unos con otros,

caracterizado porque

los segundos datos son datos invertidos de los primeros datos, y durante una operación de escritura desde el circuito anfitrión al dispositivo de memoria (130), la sección de recepción de datos (M15) está dispuesta para recibir en serie desde el circuito anfitrión: datos de identificación que especifican un único dispositivo de memoria de entre una pluralidad de dispositivos de memoria; datos de identificación invertidos; datos de comando de escritura; datos de comando de escritura invertidos; y un primer conjunto de primeros datos y segundos datos de un tamaño prescrito; y a continuación para recibir en incrementos de un único conjunto un segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito, y en el que

(i) desde el momento en que comienza la recepción de los datos de identificación hasta el momento en que se completa la recepción del primer conjunto de primeros datos y segundos datos, el circuito de transmisión de datos (M15) está dispuesto para no transmitir el resultado de la determinación mediante la sección de determinación al circuito anfitrión; y el circuito de transmisión de datos (M15) está dispuesto para transmitir el resultado de la determinación mediante la sección de determinación (M19) al circuito anfitrión después de que se completa la recepción del primer conjunto de primeros datos y segundos datos; y

(ii) para el segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito, el circuito de transmisión de datos (M15) está dispuesto para transmitir el resultado de la determinación mediante la sección de determinación (M19) al circuito anfitrión cada vez que se completa la recepción de un conjunto de primeros datos y segundos datos.

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E10158354.

Solicitante: SEIKO EPSON CORPORATION.

Nacionalidad solicitante: Japón.

Dirección: 4-1 NISHI-SHINJUKU 2-CHOME SHINJUKU-KU, TOKYO 163-0811 JAPON.

Inventor/es: ASAUCHI,NOBORU.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION G — FISICA > COMPUTO; CALCULO; CONTEO > TRATAMIENTO DE DATOS DIGITALES ELECTRICOS (computadores... > Interconexión o transferencia de información u... > G06F13/42 (Protocolo de transferencia para bus, p. ej. interbloqueo; Sincronización)
  • SECCION B — TECNICAS INDUSTRIALES DIVERSAS; TRANSPORTES > IMPRENTA; MAQUINAS COMPONEDORAS DE LINEAS; MAQUINAS... > MAQUINAS DE ESCRIBIR; MECANISMOS DE IMPRESION SELECTIVA,... > Máquinas de escribir o mecanismos de impresión... > B41J2/175 (Sistemas de alimentación de tinta)

PDF original: ES-2458101_T3.pdf

 

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Fragmento de la descripción:

Dispositivo de memoria, placa de circuito, receptáculo de líquido, procedimiento para aceptar de un circuito anfitrión datos para escribir en una sección de memoria de datos, y sistema que incluye un dispositivo de memoria eléctricamente conectable a un circuito anfitrión La presente invención se refiere a un dispositivo de memoria, a una placa de circuito dotada de un dispositivo de memoria, a un receptáculo de líquido, a un procedimiento para aceptar de un circuito anfitrión datos para escribir en una sección de memoria de datos, y a un sistema que incluye un dispositivo de memoria eléctricamente conectable a un circuito anfitrión.

La presente solicitud reivindica la prioridad basándose en las solicitudes de patente japonesas Nº 2009-088591 presentada el 1 de abril de 2009, y Nº 2010-030856 presentada el 16 de febrero de 2010, a las que se hace referencia para mayor información.

Descripción de la técnica relacionada Una impresora de inyección de tinta, que es un ejemplo de un dispositivo de inyección de líquido, típicamente tiene uno o más receptáculos de tinta o depósitos de tinta instalados que son receptáculos de líquido extraíbles. Algunos receptáculos de tinta están provistos de dispositivos de memoria. El dispositivo de memoria almacena información de varios tipos, por ejemplo, el nivel de tinta restante o el color de la tinta en el receptáculo de tinta. Una unidad de control provista en la impresora se comunica con el dispositivo de memoria del receptáculo de tinta.

Se hace referencia al documento US 2007/250659 A1 y a los documentos JP-A 2002-370383, JP-A 2004-299405, JP-A 2001-146030, JP-A 6-226989, y JP-A 2003-112431.

El documento US 2007/0250659 A1 describe interfaces eléctricas, esquemas de direccionamiento, y protocolos de comando que permiten comunicaciones con módulos de memoria en dispositivos informáticos tales como dispositivos de impresión y de imagen. Se puede asignar una dirección a los módulos de memoria a través de una serie de tensiones discretas. Puede asignarse una dirección a uno, varios, o todos los módulos de memoria con un único comando, que puede ser un comando de contador incremental, un comando de escritura, un campo de bits expulsables o un comando criptográfico. Los comandos pueden ser transmitidos utilizando un esquema de difusión o un esquema de transacción dividida. El estado de los módulos de memoria puede determinarse muestreando una única señal que puede estar en un nivel de tensión baja alta o intermedia.

Sin embargo, en las técnicas convencionales, no se ha considerado suficientemente el problema de la fiabilidad de la comunicación entre la unidad de control provistos en la impresora y los dispositivos de memoria provistos en los receptáculos de tinta. Por ejemplo, existe el riesgo de que, por motivos como un contacto defectuoso entre las porciones de contacto eléctrico de la impresora y un receptáculo de tinta, pueda producirse una comunicación defectuosa entre la unidad de control provista en la impresora y el dispositivo de memoria del receptáculo de tinta. Si la operación de la unidad de control de impresión continuase sin resolver el problema de la comunicación, existe un riesgo de que se creen problemas como errores en los contenidos de memoria del dispositivo de memoria. Este problema no se limita a los dispositivos de memoria provistos en los receptáculos de tinta, sino que es más bien un problema común a todos los dispositivos de memoria que se conectan eléctricamente a un circuito anfitrión.

Un objeto de la presente invención es proporcionar una tecnología para mejorar la fiabilidad de la comunicación con un circuito anfitrión en un dispositivo de memoria que está eléctricamente conectado al circuito anfitrión.

De acuerdo con un primer aspecto de la invención, se proporciona un dispositivo de memoria de acuerdo con la reivindicación 1.

De acuerdo con un segundo aspecto de la invención, se proporciona un procedimiento para recibir datos de acuerdo con la reivindicación 12.

De acuerdo con un tercer aspecto de la invención, se proporciona un sistema de acuerdo con la reivindicación 13.

A continuación se describe un dispositivo de memoria eléctricamente conectable a un circuito anfitrión. El dispositivo de memoria incluye: una sección de memoria de datos no volátil; una sección de recepción de datos que recibe, del circuito anfitrión, datos que incluyen primeros datos para ser escritos en la sección de memoria de datos y segundos datos generados a partir de los primeros datos; una sección de determinación que determina la consistencia de los datos recibidos por la sección de recepción de datos; y una sección de transmisión de datos que transmite un resultado de la determinación al circuito anfitrión. La sección de determinación determina si los primeros datos y los segundos datos son consistentes unos con otros.

De acuerdo con el dispositivo de memoria, debido a que después de determinar la consistencia de los primeros datos y los segundos datos el resultado de la determinación se transmite al circuito anfitrión, el circuito anfitrión

puede comunicarse con el dispositivo de memoria mientras verifica si hay errores de comunicación. Como resultado, se mejora la fiabilidad de la comunicación entre el circuito anfitrión y el dispositivo de memoria.

Como también se describe más adelante en este documento, los segundos datos son datos invertidos de los primeros datos. Durante una operación de escritura desde el circuito anfitrión al dispositivo de memoria, la sección de recepción de datos recibe en serie desde el circuito anfitrión: datos de identificación que especifican un único dispositivo de memoria de entre una pluralidad de dispositivos de memoria; datos de identificación invertidos; datos de comando de escritura; datos de comando de escritura invertidos; y un primer conjunto de primeros datos y segundos datos de un tamaño prescrito; y a partir de ahí recibe en incrementos de un conjunto único un segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño descrito, donde (i) desde el momento en que comienza la recepción de los datos de identificación hasta el momento en que se completa la recepción del primer conjunto de primeros datos y segundos datos, el circuito de transmisión de datos no transmite el resultado de la determinación mediante la sección de determinación al circuito anfitrión, y el circuito de transmisión de datos transmite el resultado de la determinación mediante la sección de determinación al circuito anfitrión después de que se complete la recepción del primer conjunto de primeros datos y segundos datos; y (ii) para el segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito, el circuito de transmisión de datos transmite el resultado de la determinación mediante la sección de determinación al circuito anfitrión cada vez que se completa la recepción de un conjunto de primeros datos y segundos datos. De acuerdo con esta disposición, cada vez que se recibe un conjunto de primeros datos y segundos datos de tamaño prescrito, el dispositivo de memoria transmite el resultado de la determinación de consistencia para el mismo al circuito anfitrión, y en consecuencia se mejora la fiabilidad de la comunicación entre el circuito anfitrión y el dispositivo de memoria. También, en la parte inicial del proceso de escritura, una vez se inicia la recepción de los datos de identificación, un resultado de la determinación no se transmite al circuito anfitrión hasta que se completa la recepción del primer conjunto de primeros datos y segundos datos, de modo que se reduce el número de veces que se envían los resultados de la determinación desde el dispositivo de memoria hacia... [Seguir leyendo]

 


Reivindicaciones:

1. Un dispositivo de memoria (130) eléctricamente conectable a un circuito anfitrión (40, 50) , que comprende:

una sección de memoria de datos no volátil (132) ;

una sección de recepción de datos (M15) dispuesta para recibir, desde el circuito anfitrión, datos que incluyen primeros datos para ser escritos en la sección de memoria de datos (132) y segundos datos generados a partir de los primeros datos;

una sección de determinación (M19) dispuesta para determinar la consistencia de los datos recibidos por la sección de recepción de datos; y

una sección de transmisión de datos (M15) dispuesta para transmitir un resultado de la determinación al circuito anfitrión;

en el que la sección de determinación (M19) está dispuesta para determinar si los primeros datos y los segundos datos son consistentes unos con otros,

caracterizado porque los segundos datos son datos invertidos de los primeros datos, y durante una operación de escritura desde el circuito anfitrión al dispositivo de memoria (130) , la sección de recepción de datos (M15) está dispuesta para recibir en serie desde el circuito anfitrión: datos de identificación que especifican un único dispositivo de memoria de entre una pluralidad de dispositivos de memoria; datos de identificación invertidos; datos de comando de escritura; datos de comando de escritura invertidos; y un primer conjunto de primeros datos y segundos datos de un tamaño prescrito; y a continuación para recibir en incrementos de un único conjunto un segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito,

y en el que

(i) desde el momento en que comienza la recepción de los datos de identificación hasta el momento en que se completa la recepción del primer conjunto de primeros datos y segundos datos, el circuito de transmisión de datos (M15) está dispuesto para no transmitir el resultado de la determinación mediante la sección de determinación al circuito anfitrión; y el circuito de transmisión de datos (M15) está dispuesto para transmitir el resultado de la determinación mediante la sección de determinación (M19) al circuito anfitrión después de que se completa la recepción del primer conjunto de primeros datos y segundos datos; y

(ii) para el segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito, el circuito de transmisión de datos (M15) está dispuesto para transmitir el resultado de la determinación mediante la sección de determinación (M19) al circuito anfitrión cada vez que se completa la recepción de un conjunto de primeros datos y segundos datos.

2. El dispositivo de memoria según la reivindicación 1, en el que los primeros datos y los segundos datos incluyen cada uno un bit de paridad, y

la sección de determinación (M19) está dispuesta para generar un resultado de determinación afirmativo si los primeros y segundos datos tienen una relación mutuamente invertida, y también los primeros y segundos datos carecen de errores de paridad.

3. El dispositivo de memoria según la reivindicación 1, en el que los primeros y segundos datos tienen un tamaño de datos idéntico.

4. El dispositivo de memoria según la reivindicación 3, que además comprende

una sección de control de lectura/escritura (M14) dispuesta para escribir los primeros datos en la sección de memoria de datos (132) si el resultado de la determinación es afirmativo, y dispuesta para no escribir los primeros datos en la sección de memoria de datos si el resultado de la determinación es negativo.

5. El dispositivo de memoria según la reivindicación 3 o la reivindicación 4, en el que

los primeros datos y los segundos datos son cada uno señales de n bits donde n es un entero igual o mayor que 1, y

los segundos datos son datos invertidos correspondientes a una inversión de cada bit de los primeros datos.

6. El dispositivo de memoria según la reivindicación 5, en el que la sección de recepción de datos (M15) está dispuesta para recibir en serie los primeros datos y los segundos datos en sincronismo con una señal de reloj suministrada desde el circuito anfitrión, y

la sección de transmisión de datos está dispuesta para trasmitir el resultado de la determinación al circuito anfitrión en sincronismo con la señal de reloj en un ciclo de la señal de reloj inmediatamente después de un ciclo previo de la señal de reloj utilizado para recibir un bit de datos final de los primeros datos y los segundos datos.

7. El dispositivo de memoria según la reivindicación 5, en el que la sección de determinación (M19) está dispuesta para hacer que el resultado de la determinación sea afirmativo si una salida de un OR exclusivo de un valor m-ésimo de los primeros datos y un valor m-ésimo de los segundos datos es verdadero para todos los n bits donde m es un entero tal que 1≤m≤n, y

la sección de determinación (M19) está dispuesta para hacer que el resultado de la determinación sea negativo si la salida del OR exclusivo es falso para uno cualquiera de los n bits.

8. El dispositivo de memoria según la reivindicación 5, en el que el entero n es un número par

la sección de recepción de datos (M15) está dispuesta para recibir, en sincronismo con una señal de reloj, unos n/2 bits superiores de los primeros datos, unos n/2 bits superiores de los segundos datos, unos n/2 bits inferiores de los primeros datos, y unos n/2 bits inferiores de los segundos datos, en ese orden, y

la sección de transmisión de datos (M15) está dispuesta para transmitir el resultado de la determinación en un ciclo de la señal de reloj inmediatamente después de un ciclo previo de la señal de reloj utilizado para recibir el bit más bajo de los n/2 bits inferiores de los segundos datos.

9. El dispositivo de memoria según una cualquiera de las reivindicaciones 3 a 8, donde

el circuito anfitrión y el dispositivo de memoria (130) deben ser eléctricamente conectados mediante terminales del lado del circuito que están eléctricamente conectados al circuito anfitrión, y terminales del lado del dispositivo de memoria que están eléctricamente conectados al dispositivo de memoria.

10. Una placa de circuito conectable a un aparato de inyección de líquido, en la que la placa de circuito comprende un dispositivo según cualquiera de las reivindicaciones anteriores.

11. Un receptáculo de líquido instalable en un aparato de inyección de líquido, en el que el receptáculo de líquido comprende un dispositivo de memoria según una cualquiera de las reivindicaciones 1 a 9.

12. Un procedimiento para recibir datos para ser escritos en una sección de memoria de datos no volátil desde un circuito anfitrión, que comprende las etapas de:

recibir datos que incluyen primeros datos para ser escritos en la sección de memoria de datos desde el circuito anfitrión;

recibir segundos datos generados a partir de los primeros datos;

determinar la consistencia de los primeros datos y los segundos datos; y

transmitir un resultado de la determinación al circuito anfitrión,

caracterizado porque los segundos datos son datos invertidos de los primeros datos, y durante una operación de escritura desde el circuito anfitrión al dispositivo de memoria (130) , la sección de recepción de datos (M15) recibe en serie desde el circuito anfitrión: datos de identificación que especifican un único dispositivo de memoria de entre una pluralidad de dispositivos de memoria; datos de identificación invertidos; datos de comando de escritura; datos de comando de escritura invertidos; y un primer conjunto de primeros datos y segundos datos de un tamaño prescrito; y a continuación recibe en incrementos de un único conjunto un segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito,

y en el que (i) desde el momento en que comienza la recepción de los datos de identificación hasta el momento en que se completa la recepción del primer conjunto de primeros datos y segundos datos, el circuito de transmisión de datos (M15) no transmite el resultado de la determinación mediante la sección de determinación al circuito anfitrión; y el circuito de transmisión de datos (M15) transmite el resultado de la determinación mediante la sección de determinación (M19) al circuito anfitrión después de que haya terminado la recepción del primer conjunto de primeros datos y segundos datos; y

(ii) para el segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito, el circuito de transmisión de datos (M15) transmite el resultado de la determinación mediante la sección de determinación (M19) al circuito anfitrión cada vez que se completa la recepción de un conjunto de primeros datos y segundos datos.

13. Un sistema que comprende un circuito anfitrión (40, 50) , y un dispositivo de memoria (130) instalable de manera desmontable en el circuito anfitrión, en el que el dispositivo de memoria incluye una sección de memoria de datos no volátil (132) ,

el circuito anfitrión incluye:

una primera sección de generación de datos dispuesta para generar primeros datos para ser escritos en la sección de memoria de datos; y

una segunda sección de generación de datos dispuesta para generar segundos datos a partir de los primeros datos;

el dispositivo de memoria (130) además incluye:

una sección de recepción de datos (M15) dispuesta para recibir datos que incluyen los primeros datos y los segundos datos desde el circuito anfitrión;

una sección de determinación (M19) dispuesta para determinar la consistencia de los datos recibidos por la sección de determinación de datos; y

una sección de transmisión de datos (M15) dispuesta para transmitir un resultado de la determinación al circuito anfitrión,

en el que la sección de determinación (M10) está dispuesta para determinar si los primeros datos y los segundos datos son consistentes unos con otros,

caracterizado porque los segundos datos son datos invertidos de los primeros datos, y durante una operación de escritura desde el circuito anfitrión al dispositivo de memoria (130) , la sección de recepción de datos (M15) está dispuesta para recibir en serie desde el circuito anfitrión: datos de identificación que especifican un único dispositivo de memoria de entre una pluralidad de dispositivos de memoria; datos de identificación invertidos; datos de comando de escritura; datos 45 de comando de escritura invertidos; y un primer conjunto de primeros datos y segundos datos de un tamaño prescrito; y a continuación para recibir en incrementos de un único conjunto un segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito,

y en el que 50

(i) desde el momento en que comienza la recepción de los datos de identificación hasta el momento en que se completa la recepción del primer conjunto de primeros datos y segundos datos, el circuito de transmisión de datos (M15) está dispuesto para no transmitir el resultado de la determinación mediante la sección de determinación al circuito anfitrión; y el circuito de transmisión de datos (M15) está dispuesto para transmitir el resultado de la 55 determinación mediante la sección de determinación (M19) al circuito anfitrión después de que se complete la recepción del primer conjunto de primeros datos y segundos datos; y

(ii) para el segundo y subsiguientes conjuntos de primeros datos y segundos datos del tamaño prescrito, el circuito de transmisión de datos (M15) está dispuesto para transmitir el resultado de la determinación mediante la sección de 60 determinación (M19) al circuito anfitrión cada vez que se completa la recepción de un conjunto de primeros datos y segundos datos.