Dispositivo de memoria para aplicaciones de memoria resistiva.

Un dispositivo (100; 200; 300) de memoria que comprende:

una célula (226; 326) de memoria que incluye un elemento

(228; 328, 358, 388) de memoria resistivaacoplado a un transistor (230; 330) de acceso, teniendo el transistor (230; 330) de acceso un primerespesor de óxido para permitir la operación de la célula (226; 326) de memoria a una tensión operativa; yun primer amplificador configurado para acoplar la célula (226; 326) de memoria a una tensión dealimentación que es mayor que un límite de tensión para generar una señal de datos basada en unacorriente que atraviesa la célula (226; 326) de memoria, caracterizado porque

el primer amplificador (112; 202; 302) incluye un transistor (120; 218; 318) de fijación de nivel que tiene unsegundo espesor de óxido que es mayor que el primer espesor de óxido y en el que el transistor (120; 218;318) de fijación de nivel está configurado para impedir que la tensión operativa en la célula (226; 326) dememoria supere el límite de tensión.

Tipo: Patente Internacional (Tratado de Cooperación de Patentes). Resumen de patente/invención. Número de Solicitud: PCT/US2009/055617.

Solicitante: QUALCOMM INCORPORATED.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: Attn: International IP Administration 5775 Morehouse Drive San Diego, CA 92121 ESTADOS UNIDOS DE AMERICA.

Inventor/es: .

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Disposiciones para escribir una información o para... > G11C7/12 (Circuitos de control de líneas de bits, p.ej. circuitos de excitación, de potencia, de arrastre hacía arriba (pull-up), de empuje hacía abajo (pull-down), circuitos de precarga, circuitos de igualación, para líneas de bits)
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Disposiciones para escribir una información o para... > G11C7/10 (Disposiciones de interfaz para entrada/salida [I/O] de datos, p.ej. circuitos de control de entrada/salida [I/O] de datos, memorias intermedias de entrada/salida [I/O] de datos (circuitos de conversión de nivel en general H03K 19/0175))
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Disposiciones para escribir una información o para... > G11C7/06 (Amplificadores para lectura; Circuitos asociados (amplificadores en sí H03F, H03K))
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Memorias digitales caracterizadas por la utilización... > G11C11/16 (que utilizan elementos en los que el efecto de almacenamiento está basado en el efecto de spin magnético)
  • SECCION G — FISICA > REGISTRO DE LA INFORMACION > MEMORIAS ESTATICAS (registro de la información basado... > Disposiciones para escribir una información o para... > G11C7/14 (Gestión de celdas ficticias; Generadores de tensión de referencia para lectura)

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Fragmento de la descripción:

Dispositivo de memoria para aplicaciones de memoria resistiva

I. Campo de la divulgación La presente divulgación está dirigida, en general, a un dispositivo de memoria que incluye un amplificador y una 5 célula de memoria que incluye un elemento de memoria resistiva.

II. Antecedentes Los avances en la tecnología de memoria no volátil incluyen tecnologías de memoria resistiva, tal como la memoria magnética de acceso aleatorio (MRAM) . La tecnología MRAM es una tecnología emergente de memoria no volátil que emplea uniones de túnel magnético (MTJ) , basadas en el ferromagnetismo, como elementos básicos de 10 memoria. Una arquitectura matricial usada comúnmente para las MRAM es la arquitectura de un solo transistor, una sola MTJ (1T1MTJ) . Tal como sugiere el nombre, en esta arquitectura cada célula de bit consiste en una MTJ conectada en serie con un transistor de acceso NMOS. Para aprovechar las ventajas de una mayor densidad y una reducción en el área asociadas con la disminución de escala de las tecnologías MOS, resulta deseable usar transistores de núcleo dentro de la célula de bit de MRAM. Sin embargo, aunque reducir la escala de la tecnología MOS al régimen submicrométrico profundo produce beneficios de área y de densidad a las células de bit de MRAM, usar estos dispositivos de escala submicrométrica profunda en el amplificador sensor de MRAM degrada el rendimiento de lectura (el margen de salida) del amplificador sensor de MRAM debido a limitaciones de la tensión operativa de estos dispositivos de escala submicrométrica profunda.

Los diseños convencionales de amplificadores sensores de MRAM para la arquitectura 1T1MTJ usan transistores de núcleo. Sin embargo, debido a consideraciones de ruptura y fiabilidad, la tensión de alimentación para los transistores de núcleo se limita normalmente a aproximadamente 1 voltio (V) para tecnologías punteras de escala submicrométrica profunda. Los siguientes dispositivos están apilados entre carriles de alimentación en diseños convencionales de amplificadores sensores de MRAM para la arquitectura 1T1MTJ: la célula de bit, que comprende un transistor de acceso y un dispositivo MTJ, un transistor multiplexor, un transistor de fijación de nivel y un transistor de carga PMOS. Los transistores de acceso y de multiplexión deberían ser operados como conmutadores (en la región lineal) , mientras que los transistores de fijación de nivel y de carga PMOS deberían permanecer en saturación para que el amplificador sensor exhiba una ganancia razonable. Sin embargo, el bajo requerimiento de tensión de alimentación que se deriva de usar dispositivos de núcleo en el amplificador sensor unido a que la tensión umbral de los transistores sea una fracción significativa de esta tensión de alimentación puede dificultar mantener

los transistores de fijación de nivel y de carga PMOS en saturación, lo que, a su vez, degrada la ganancia y da como resultado un margen subóptimo de la señal en la salida del amplificador sensor.

El documento US2008/137430 versa acerca de un circuito que incluye transistores primero y segundo para controlar la línea de bits y una línea de referencia, respectivamente, un transistor de referencia conectado al segundo transistor de control y un transistor de escritura de la corriente de referencia conectado al primer transistor de control, para comparar la corriente de la línea de bits y la corriente de referencia. Un primer transistor intermedio está conectado al transistor de escritura paralelo al primer transistor de control, y un segundo transistor intermedio está conectado entre la puerta y el drenador del transistor de referencia paralelo al segundo transistor de control. Hay transistores de polarización conectados en serie, respectivamente, a los transistores intermedios para superponer una corriente sobre la corriente de referencia.

El documento US7272035 presenta un sistema en el que cada célula de varias células de almacenamiento magnético incluye un elemento magnético y un transistor de selección. El elemento magnético puede programarse usando conmutación inducida por transferencia de espín por una corriente de escritura excitada a través del elemento magnético. Las varias células de almacenamiento magnético se agrupan en pares. La fuente del transistor de selección para una célula de almacenamiento magnético de un par comparte la fuente con el transistor de 45 selección para la otra célula de almacenamiento del par.

El dispositivo semiconductor del documento US2004/125683 comprende una matriz de células de memoria, cada una de las cuales incluye un transistor de célula y un condensador, pares de líneas de palabras y de líneas de bits. Un circuito de control controla el circuito de memoria para poner las líneas de bits en un nivel alto para escribir datos de “1” en las células de memoria con independencia de un nivel lógico de los datos que hayan de escribirse, en un 50 estado en el que el potencial de la puerta del transistor de célula de cada célula de memoria se eleva desde un primer potencial de un tiempo de espera hasta un segundo potencial de un tiempo activo y, después, para poner las líneas de bits en un nivel bajo para escribir datos de “0” en las células de memoria con datos de “0” que hayan de escribirse, en un estado en el que el potencial de la puerta del transistor de célula cambia a un tercer potencial más alto que el primer potencial y más bajo que el segundo potencial.

I. Resumen En una realización particular, se da a conocer un dispositivo de memoria que incluye una célula de memoria que incluye un elemento de memoria resistiva acoplado a un transistor de acceso. El transistor de acceso tiene un primer espesor de óxido para permitir la operación de la célula de memoria a una tensión operativa. El transistor de acceso también incluye un primer amplificador configurado para acoplar la célula de memoria a una tensión de alimentación que es mayor que un límite de tensión para generar una señal de datos basada en una corriente que atraviesa la célula de memoria. El primer amplificador incluye un transistor de fijación de nivel que tiene un segundo espesor de óxido que es mayor que el primer espesor de óxido. El transistor de fijación de nivel está configurado para impedir que la tensión operativa en la célula de memoria supere el límite de tensión.

En otra realización, se da a conocer un dispositivo de memoria que incluye una vía de lectura de datos que incluye un primer dispositivo de carga acoplado a una célula de almacenamiento de datos a través de un primer transistor de fijación de nivel. El primer dispositivo de carga tiene una primera configuración de dispositivo para operar a una primera tensión de alimentación. La célula de almacenamiento de datos incluye un transistor de acceso que tiene una segunda configuración de dispositivo para operar a una tensión que no supere un límite de tensión que es menor que la primera tensión de alimentación. Un terminal de control del transistor de fijación de nivel está polarizado para evitar que la tensión en la célula de almacenamiento de datos supere el límite de tensión.

En otra realización, se da a conocer un procedimiento que incluye acoplar una primera etapa amplificadora a una matriz de memoria. La primera etapa amplificadora incluye transistores que tienen una tolerancia de tensión de alimentación de entrada-salida (ES) , incluyendo la matriz de memoria transistores que tienen una tolerancia de tensión de alimentación de núcleo que es menor que la tolerancia de tensión de alimentación de ES. El procedimiento incluye aplicar una tensión de control al transistor de fijación de nivel acoplado a la matriz de memoria para establecer la tensión de la matriz de... [Seguir leyendo]

 


Reivindicaciones:

1. Un dispositivo (100; 200; 300) de memoria que comprende:

una célula (226; 326) de memoria que incluye un elemento (228; 328, 358, 388) de memoria resistiva acoplado a un transistor (230; 330) de acceso, teniendo el transistor (230; 330) de acceso un primer

espesor de óxido para permitir la operación de la célula (226; 326) de memoria a una tensión operativa; y un primer amplificador configurado para acoplar la célula (226; 326) de memoria a una tensión de alimentación que es mayor que un límite de tensión para generar una señal de datos basada en una corriente que atraviesa la célula (226; 326) de memoria, caracterizado porque el primer amplificador (112; 202; 302) incluye un transistor (120; 218; 318) de fijación de nivel que tiene un segundo espesor de óxido que es mayor que el primer espesor de óxido y en el que el transistor (120; 218; 318) de fijación de nivel está configurado para impedir que la tensión operativa en la célula (226; 326) de memoria supere el límite de tensión.

2. El dispositivo (100; 200; 300) de memoria de la reivindicación 1 en el que el transistor (120; 218; 318) de fijación de nivel está configurado para operar a una tensión de alimentación de entrada-salida (ES) y en el que 15 el transistor (230; 330) de acceso está configurado para operar a una tensión de alimentación de núcleo.

3. El dispositivo (100; 200; 300) de memoria de la reivindicación 2 en el que la tensión de alimentación de núcleo es de aproximadamente 1 voltio y en el que la tensión de alimentación de ES es de aproximadamente 1, 8 voltios.

4. El dispositivo (100; 200; 300) de memoria de la reivindicación 1 en el que la célula (226; 326) de memoria es 20 una célula de memoria magnetorresistiva por par de transferencia de espín de acceso aleatorio (STT-MRAM) .

5. El dispositivo (100; 200; 300) de memoria de la reivindicación 1 en el que el primer amplificador (112; 202; 302) está configurado, además, para acoplar al menos una célula (256, 286; 356, 386) de referencia a una tensión de alimentación para generar una señal de referencia y que, además, comprende:

un segundo amplificador (312) acoplado al primer amplificador (112; 202; 302) y configurado para proporcionar una señal de salida en función de una diferencia entre la señal de datos y la señal de referencia, incluyendo el segundo amplificador (312) al menos un transistor que tiene el primer espesor de óxido y que está acoplado a una segunda tensión de alimentación que no supera el límite de tensión.

6. El dispositivo (100; 200; 300) de memoria de la reivindicación 1 en el que el primer amplificador (112; 202; 302) , además, comprende:

un primer transistor (214; 314) de carga acoplado al transistor (120; 218; 318) de fijación de nivel para generar la señal de datos; un segundo transistor (244; 344) de carga acoplado a un segundo transistor (248; 348) de fijación de nivel; y un tercer transistor (274; 374) de carga acoplado a un tercer transistor (278; 378) de fijación de nivel,

estando configurados el segundo transistor de fijación de nivel y el tercer transistor de fijación de nivel para acoplarse a una primera célula (256, 286; 356, 386) de referencia y a una segunda célula (256, 286; 356, 386) de referencia para generar una señal de referencia.

7. Un procedimiento que comprende:

acoplar una primera etapa amplificadora (112; 202; 302) a una matriz (102; 304) de memoria, incluyendo la primera etapa amplificadora (112; 202; 302) transistores que tienen una tolerancia de tensión de alimentación de entrada-salida (ES) y un transistor (120; 218; 318) de fijación de nivel, incluyendo la matriz (102; 304) de memoria transistores que tienen una tolerancia de tensión de alimentación de núcleo que es menor que la tolerancia de tensión de alimentación de ES y elementos (228; 328, 358, 388) de memoria resistiva; y

aplicar una tensión de control al transistor (120; 218; 318) de fijación de nivel acoplado a la matriz de memoria para establecer la tensión de la matriz de memoria, de modo que la tensión de la matriz de memoria sea menor que la tolerancia de tensión de alimentación de núcleo.

8. El procedimiento de la reivindicación 7 que, además, comprende:

llevar a cabo una operación de lectura de datos en una célula (226; 326) de almacenamiento de datos de la 50 matriz (102; 304) de memoria para generar una señal de datos en la primera etapa amplificadora; y comparar la señal de datos de la primera etapa amplificadora (112; 202; 302) con una señal de referencia para generar una señal de salida en una segunda etapa amplificadora (312) , incluyendo la segunda etapa amplificadora (312) dispositivos que tienen la tolerancia de tensión de alimentación de núcleo.

9. El procedimiento de la reivindicación 8 que, además, comprende acoplar la célula (226; 326) de almacenamiento de datos al transistor (120; 218; 318) de fijación de nivel por medio de un transistor de selección para permitir un flujo de corriente desde una tensión de alimentación de la primera etapa amplificadora (112; 202; 302) a través de la célula (226; 326) de almacenamiento de datos.

10. El procedimiento de la reivindicación 9 en el que el transistor de selección tiene la tolerancia de tensión de alimentación de núcleo.

11. El procedimiento de la reivindicación 9 en el que el aumento de la tensión de alimentación de la primera etapa amplificadora (112; 202; 302) aumenta el margen de lectura de la operación de lectura de datos.