DESCODIFICADOR DE VITERBI MULTICANAL.

Circuito integrado de aplicación específica, al que se hace referencia a continuación como ASIC,

para la descodificación de múltiples canales de datos a velocidades de datos independientes para el uso en un receptor de modulación de espectro de extensión, comprendiendo el ASIC un procesador de señales digitales a la interfaz del descodificador de Viterbi (63) para la recepción de canales de desextensión de datos; una máquina de cálculo de distancias euclidianas (65) para el cómputo de distancias a partir de un símbolo recibido de datos del canal que son descodificados a cada uno de cuatro puntos de la constelación QPSK y para la identificación del más cercano de dichos cuatro puntos de la constelación QPSK para cada dicho símbolo; circuitos de adición-comparación-selección (67a-d) para el procesamiento de canales de datos; un procesador de trazabilidad (75) para llegar a un símbolo descodificado para el canal de datos; y una interfaz del sistema receptor (77) para el acoplamiento del ASIC con procesadores adicionales, el ASIC caracterizado por el hecho de que dicha interfaz del descodificador (63) está adaptada para recibir al menos cuatro canales de desextensión de datos a velocidades de datos independientes donde dichas velocidades de datos incluyen una velocidad de datos máxima y velocidades de datos menores que dicha velocidad de datos máxima; dichos circuitos de adición-comparación-selección (67a-d) están adaptados para procesar al menos cuatro canales separados de datos a una velocidad de datos asignada; comprende una memoria de métrica de estado (69) y una memoria de trazabilidad (73) que son usadas para el procesamiento de todos de dichos canales de datos que son descodificados durante la descodificación; comprende un procesador de adición-comparación-selección (71) usado para la coordinación del procesamiento de dichos circuitos ACS; y dicho procesador de trazabilidad (75) está adaptado para llegar a un símbolo descodificado para todos los canales de datos.

Tipo: Resumen de patente/invención.

Solicitante: INTERDIGITAL TECHNOLOGY CORPORATION.

Nacionalidad solicitante: Estados Unidos de América.

Dirección: 3411 SILVERSIDE ROAD CONCORD PLAZA SUITE 105 HAGLEY BUILDING,WILMINGTON, DE 19810.

Inventor/es: KAEWELL,D. JOHN,JR.

Fecha de Publicación: 1 de Junio de 2008.

Fecha Solicitud PCT: 4 de Marzo de 1998.

Fecha Concesión Europea: 26 de Diciembre de 2007.

Clasificación PCT:

H03M13/00 ELECTRICIDAD. › H03 CIRCUITOS ELECTRONICOS BASICOS. › H03M CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO, EN GENERAL (por medio de fluidos F15C 4/00; convertidores ópticos analógico/digitales G02F 7/00; codificación, decodificación o conversión de código especialmente adaptada a aplicaciones particulares, ver las subclases apropiadas, p. ej. G01D, G01R, G06F, G06T, G09G, G10L, G11B, G11C, H04B, H04L, H04M, H04N; cifrado o descifrado para la criptografía o para otros fines que implican la necesidad de secreto G09C). › Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C).
H03M13/41 H03M […] › H03M 13/00 Codificación, decodificación o conversión de código para detectar o corregir errores; Hipótesis básicas sobre la teoría de codificación; Límites de codificación; Métodos de evaluación de la probabilidad de error; Modelos de canal; Simulación o prueba de códigos (detección o correción de errores para la conversión de código o la conversión analógico/digital, digital/analógica H03M 1/00 - H03M 11/00; especialmente adaptados para los computadores digitales G06F 11/08; para el registro de la información basado en el movimiento relativo entre el soporte de registro y el transductor G11B, p. ej. G11B 20/18; para memorias estáticas G11C). › usando el algoritmo de Viterbi o procesadores de Viterbi.
H04B1/707 H […] › H04 TECNICA DE LAS COMUNICACIONES ELECTRICAS. › H04B TRANSMISION. › H04B 1/00 Detalles de los sistemas de transmision, no cubiertos por uno de los grupos H04B 3/00 - H04B 13/00; Detalles de los sistemas de transmisión no caracterizados por el medio utilizado para la transmisión. › que usa modulación en secuencia directa.
H04J13/00 H04 […] › H04J COMUNICACIONES MULTIPLEX (peculiar de la transmisión de información digital H04L 5/00; sistemas para transmitir las señales de televisión simultánea o secuencialmente H04N 7/08; en las centrales H04Q 11/00). › Sistemas de multiplexación por división de código (para salto de frecuencia H04B 1/713).
H04L1/00 H04 […] › H04L TRANSMISION DE INFORMACION DIGITAL, p. ej. COMUNICACION TELEGRAFICA (disposiciones comunes a las comunicaciones telegráficas y telefónicas H04M). › Disposiciones para detectar o evitar errores en la información recibida.
H04L1/08 H04L […] › H04L 1/00 Disposiciones para detectar o evitar errores en la información recibida. › por emisión repetida, p. ej. sistema Verdan.

Países PCT: Austria, Bélgica, Suiza, Alemania, Dinamarca, España, Francia, Reino Unido, Grecia, Italia, Liechtensein, Luxemburgo, Países Bajos, Suecia, Mónaco, Portugal, Irlanda, Eslovenia, Finlandia, Rumania, Lituania, Letonia, Ex República Yugoslava de Macedonia, Albania.

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