Conversión analógico-digital en matrices de píxel.

Un aparato de conversión analógico-digital (10) que comprende un conjunto de conversores analógico-digitales dispuestos en paralelo, en donde cada uno de los conversores del conjunto se encarga de generar un valor digital de salida equivalente a la diferencia entre dos señales analógicas, comprendiendo cada uno de los conversores.

al menos una entrada para recibir una primera señal analógica y una segunda señal analógica

una entrada para recibir una señal de rampa;

un generador de reloj

(110) que está dispuesto para generar una señal de reloj caracterizado porque la señal de reloj está dedicada al conversor o a un subconjunto de conversores del conjunto de conversores,

un primer contador (151) que funciona para acumular un recuerdo de ciclos de reloj cuando está activado;

una etapa de control (130) que está dispuesta para activar el primer contador, basada en una comparación de la señal de rampa con la primera y la segunda señal analógica.

Tipo: Patente Europea. Resumen de patente/invención. Número de Solicitud: E09168901.

Solicitante: CMOSIS NV.

Nacionalidad solicitante: Bélgica.

Dirección: COVELIERSSTRAAT 15 2600 ANTWERPEN BELGICA.

Inventor/es: BOGAERTS,JAN.

Fecha de Publicación: .

Clasificación Internacional de Patentes:

  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Conversión analógica/digital; Conversión digital/analógica... > H03M1/12 (Convertidores analógico/digitales (H03M 1/02 - H03M 1/10 tienen prioridad))
  • SECCION H — ELECTRICIDAD > CIRCUITOS ELECTRONICOS BASICOS > CODIFICACION, DECODIFICACION O CONVERSION DE CODIGO,... > Conversión analógica/digital; Conversión digital/analógica... > H03M1/56 (Comparación de la señal de entrada con una rampa lineal)

PDF original: ES-2482102_T3.pdf

 

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Fragmento de la descripción:

Conversión analógico-digital en matrices de pixel

Campo de la invención La invención se refiere a la conversión analógico-digital que se puede utilizar para procesar potencia de salida de señales de una matriz de píxel.

Antecedentes de la invención Los sensores de imágenes comprenden una matriz de elementos unitarios (píxeles) . La matriz de píxeles se expone a radiación durante un periodo de exposición y luego se lee el valor de señal de cada pixel de la matriz. La matriz puede ser una matriz unidimensional (sensor lineal) o una matriz bidimensional (matriz de superficie) con pixeles dispuestos en filas y columnas La Figura 1 muestra la arquitectura típica de un sensor de imagen CMOS. Los fotones de choque se convierten en cargas en la matriz de pixel 10 y se acumulan durante un periodo de integración determinado. Tipicamente, los píxeles se seleccionan fila por fila para la lectura de sus señales. En la Figura 2 se muestra un píxel de 4 transistores (4T) tipico. El pixel induye un fotodiodo FD, una compuerta de transferencia para transferir las cargas del fotodiodo al difusor variable OV, un transistor de reinicio Ml, un seguidor de fuente M2 y un transistor seleccionador de filas M3. El transistor de reinicio M1 se utiliza para reiniciar el difusor variable OV hacia un estado conocido antes de transferir la carga del fotodiodo FO como se conoce en la técnica. El seguidor de fuente M2 convierte las cargas almacenadas en el difusor variable OV en una señal de voltaje de salida eléctrica en el enlace de columna. Las potencias de salida de señal útiles de un pixel son voltajes analógicos que representan: (i) el nivel de señal de reinicio Vreset y (ii) el nivel de señal Vsignal que se genera después de la transferencia de carga del fotodiodo. La señal final que representa la cantidad de fotones que chocan con el píxel es la señal de diferencia entre estas dos señales. En el sensor de la Figura 1, hay un circuito de muestreo y retención 15 asociado a cada columna de la matriz Durante el proceso de lectura de la matriz, el circuito de muestreo y retención 15 almacena para cada columna los valores de las dos señales (Vreset y V~t) para un píxel de una fila seleccionada. Las dos señales (Vreset, Vsignat) , o la diferencia entre estas dos señales (V_ -V signat) , deben convertirse de un valor analógico a un valor digital. En la Figura 1, la conversión analógico-digital se realiza por medio de un solo ADC 16 durante la etapa de salida de la matriz, y este único AOC 16 se utiliza en los circuitos de columna con un sistema de tiempo compartido. A su vez, los valores de señal son transferidos desde cada uno de los circuitos de columna al AOC 16 y convertidos a la forma digital.

La Figura 3 muestra un enfoque alternativo. La conversión analógico-digital se realiza, en paralelo, en cada columna de la matriz. El ADC de pendiente única comprende un generador de rampa 20 y un contador síncrono 17. Cada columna tiene dos circuitos de retención de datos 18 y un comparador 19. Una señal de rampa se aplica a cada uno de los circuitos de columnas. La señal de rampa se distribuye a todas las columnas. El contador 17 aumenta en sincronia con la señal de rampa para que, en cualquier punto en el tiempo, el contador 17 ofrezca una representación digital del valor analógico de la potencia de salida de la señal de rampa por el generador de rampa 20. El comparador 19 de cada columna compara el nivel de la señal de entrada (Vreset o Vsignat) con la señal de rampa que cambia gradualmente. Cuando el voltaje de la rampa alcanza el valor de voltaje de la señal de entrada, la potencia de salida del comparador 19 cambia de estado y retiene el código digital del contador en una primera memoria 18. Luego, se repite el mismo proceso para las otras señales (V, eset, Vsignal) y el código se retiene en una segunda memoria 18. La diferencia en los códigos digitales luego se envia a la salida del sensor

En los documentos US 7.088.279 y US 7.321.329 se describe una mejora de esta disposición, que se muestra en la Figura 4 . El sistema de circuito asociado a cada columna se provee con un contador dedicado 31 que es capaz de contar en dirección descendente y ascendente. Cuando se convierte la señal de reinicio V, _ t, el contador 31 cuenta de manera descendente hasta que la señal de rampa alcanza el nivel de reinicio. Luego, se invierte la dirección de recuento del contador 31 . Durante la próxima señal de rampa, el contador 31 cuenta de manera ascendente hasta que alcanza el nivel de señal inducida por luz Vsignal. La técnica está representada en la Figura 5. Esta arquitectura presenta algunas ventajas en comparación con la arquitectura convencional. En la arquitectura convencional, el código generado por el contador 17 necesita ser distribuido por las columnas. Las variaciones entre columnas del sesgo de reloj, que causan errores de conversión, se generan cuando se utiliza un reloj de alta velocidad. Tanto el nivel de reinicio como el nivel de señal incluyen ruido de compensación desde el pixel, los circuitos de columnas y el comparador, el AOC automáticamente calcula la diferencia entre los valores de reinicio y de señal, y no se necesita ningún circuito de resta adicional. Los contadores de ondas pueden utilizarse en esta arquitectura porque no es necesario sincronizarlos con el reloj de alta velocidad. Se corrigen las variaciones entre columnas del sesgo de reloj y la demora del contador que causan errores en la conversiórJ analógico-digital.

La patente japonesa JP2001251189 describe un conversor analógico-digital que tiene dos voltajes de referencia. Un primer contador cuenta el número de pulsos (Fm) cuando el voltaje de entrada es menor a V1. Un segundo contador

cuenta el número (Fref) de pulsos de reloj requeridos para que el voltaje de rampa llegue de V1 a V2. Un circuito aritmético realiza el FmfFret para generar la potencia de salida convertida independientemente de la estabilidad de la frecuencia del reloj.

Es deseable que la conversión analógico-digital ocurra con la mayor rapidez posible. La velocidad a la que puede operar el ADC está limitada por diversas restricciones. Una restricción significativa es el periodo de la senal de rampa con el que se compara el nivel de reinicio analógico y el nivel de senaL La gradiente de la senal de rampa V, amp;o se puede aumentar pero, hasta una determinada resolución (número de bits) , es necesario incrementar proporcionalmente la frecuencia del reloj principal que se distribuye hacia los contadores de las unidades de procesamiento de columnas. En la práctica, la frecuencia del reloj que se puede alcanzar tiene límites.

La presente invención busca proveer una manera altemativa de realizar la conversión analógico-digital

Compendio de la invención Un primer aspecto de la presente invención ofrece un conversor analógico--<ligital de acuerdo con la reivindicación 1

Este aspecto de la invención puede ofrecer la ventaja de pennitir una conversión más rápida y precisa debido a que no se distribuyen señales de variación rápida hacia el conjunto de conversores. En cambio, cada conversor utiliza un reloj, que es local para el conversor. El reloj puede ser un reloj dedicado a ese conversor o compartido por un subconjunto de conversores. El contador de cada conversor, cuando está activado, cuenta los ciclos del reloj local. El recuento acumulado representa una diferencia entre las dos señales analógicas.

Como ventaja, el conjunto de conversores está calibrado por una senal o senales de referencia que se distribuyen al conjunto de conversores. La calibración se puede conseguir acumulando un recuento de ciclos de reloj dentro de un período común para todo el conjunto de conversores. El período puede estar definido por una señal de activación... [Seguir leyendo]

 


Reivindicaciones:

Un aparato de conversión analógico-digital (10) que comprende un conjunto de conversores analógicodigitales dispuestos en paralelo, en donde cada uno de los conversores del conjunlo se encarga de generar un valor digital de salida equivalente a la diferencia entre dos señales analógicas, comprendiendo cada uno de los conversores:

al menos una entrada para recibir una primera señal analógica y una segunda señal analógica;

una entrada para recibir una señal de rampa;

un generador de reloj (110) que está dispuesto para generar una señal de reloj caracterizado porque la señal de reloj está dedicada al conversor o a un subconjunto de conversores del conjunto de conversores;

un primer contador (151) que funciona para acumular un recuento de ciclos de reloj cuando está activado;

una etapa de control (130) que está dispuesta para activar el primer contador, basada en una comparación de la señal de rampa con la primera y la segunda señal analógica 2 Un aparato de acuerdo con la reivindicación 1, que además comprende·

una entrada para recibir al menos una señal de referencia que es común para todo el conjunto de 15 conversores;

un segundo contador que funciona para acumular un recuento de ciclos del reloj cuando está activado;

y en donde la etapa de control además está dispuesta para activar el segundo contador, en base a al menos una señal de referencia 3. Un aparato de acuerdo con la reivindicación 2 en donde la entrada para recibir al menos una señal de referencia está dispuesta para recibir una primera y una segunda señal de referencia que son comunes para el conjunto de conversores;

y en donde la etapa de control está dispuesta para activar el segundo contador, basada en una comparación de la señal de rampa con al menos la primera y la segunda señal de referencia 4 Un aparato de acuerdo con la reivindicación 3 en donde la primera y la segunda señal de referencia son las 25 señales de CC

Un aparato de acuerdo con la reivindicación 2 en donde al menos una señal de referencia comprende una señal de activación para el primer contador, siendo la señal de activación común para el conjunto de conversores 6. Un aparato de acuerdo con cualquiera de las reivindicaciones 2 a 5, que además comprende una lógica que está dispuesta para utilizar el valor acumulado por el segundo contador para calibrar el valor acumulado por el primer contador

Un aparato de acuerdo con la reivindicación 6, en el que la lógica está dispuesta para calcular la proporción del valor acumulado por el primer contador y el valor acumulado por el segundo contador.

8. Un aparato de acuerdo con cualquiera de las reivindicaciones 2 a 7, en donde la etapa de control está

dispuesta para activar el primer y el segundo contador en diferentes porciones de un ciclo de la señal de rampa.

Un aparato de acuerdo con la reivindicación 8, que además comprende una lógica que está dispuesta para calcular una proporción del valor acumulado por el primer contador y la suma de valores acumulados por el primer y el segundo contador.

10. Un aparato de acuerdo con cualquiera de las reivindicaciones 2 a 9, en donde la etapa de control está dispuesta para activar el segundo contador con una frecuencia menor a la de la etapa de control que está dispuesta para activar el primer contador

11. Un aparato de acuerdo con cualquiera de las reivindicaciones de 2 a 10, que comprende un único dispositivo de recuento dispuesto para ser utilizado bajo un sistema de tiempo compartido, como primer y 45 segundo contador.

12_ Un aparato de acuerdo con cualquiera de las reivindicaciones anteriores, que además comprende un generador de rampa para generar la señal de rampa, en donde el generador de rampa está dedicado al conversor o a un subconjunto de conversores en el conjunto de conversores.

13. Un aparato de acuerdo con cualquiera de las reivindicaciones anteriores en forma de etapa de procesamiento para procesar una potencia de salida de un pixel , o de un grupo de pixeles , de una matriz de pixel, y en donde·

las señales analógicas son un nivel de reinicio de un píxel y un valor de señal de los píxeles después de ser expuestos a radiación; o las señales analógicas son una diferencia entre un nivel de reinicio de un pixel y un valor de señal del pixel 10 después de ser expuestos a radiación y a una señal de referencia.

14. Un aparato de acuerdo con cualquiera de las reivindicaciones anteriores y una matriz de pixel que comprende una matriz de píxeles, en donde cada conjunto de conversores analógico-digital está asociado a un píxel o a un grupo de píxeles de la matriz.

15. Un método de conversión analógico-digital en un aparato de conversión analógico-digital que comprende un

conjunto de conversores analógico-digitales dispuestos en paralelo, comprendiendo el método, en cada conversor, generar un valor digital de salida equivalente a la diferencia entre dos señales analógicas:

recibiendo una primera señal analógica y una segunda señal analógica;

recibiendo una señal de rampa;

generando una señal de reloj, estando la señal de reloj dedicada al conversor o a un subconjunto de 20 conversores en el conjunto de conversores;

determinando un primer recuento de ciclos de la señal de reloj durante un período que se basa en una comparación de la señal de rampa con la primera y la segunda señal analógica