Aparato y método de procesamiento de datos.

Un transmisor para comunicar bits de datos a través de un número predeterminado de señales de sub-portadorade un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD),

comprendiendo el transmisor:

un intercalador (22, 23) de paridad, operable para realizar intercalación de paridad sobre bits de datos codificadospor Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación de LDPC de los bits dedatos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz deparidad correspondiente a bits de paridad de un código de LDPC, teniendo la matriz de paridad una estructuragradual, de modo que un bit de paridad de los bits de datos codificados por LDPC es intercalado en una posición debit de paridad diferente,

una unidad (26) de mapeo para mapear bits intercalados de paridad sobre símbolos de datos correspondientes asímbolos de modulación de un esquema de modulación de las señales de sub-portadora de OFMD,un intercalador (33) de símbolo dispuesto en operación para entrada por lectura en una memoria (100) deintercalador de símbolo del número predeterminado de símbolos de datos para mapeo sobre las señales de subportadorade OFMD, y para salida por lectura desde la memoria (100) de intercalador de símbolo de los símbolos dedatos para que las sub-portadoras de OFMD efectúen el mapeo, siendo la salida por lectura en un orden diferente alde la entrada por lectura, siendo determinado el orden desde un conjunto de direcciones, con el efecto de que lossímbolos de datos son intercalados en las señales de sub-portadora del símbolo de OFDM.

Aparato y método de procesamiento de datos Campo de la invención La presente invención se refiere a métodos y aparatos de procesamiento de datos para comunicar bits de datos por medio de un número de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD) .

Las realizaciones de la presente invención pueden proporcionar un transmisor de OFMD.

Antecedentes de la invención El estándar de Difusión de Video Digital Terrestre (DVB-T) utiliza Multiplexado por División de Frecuencia Ortogonal (OFMD) para comunicar datos que representan imágenes de video y de sonido a receptores por medio de una señal de comunicación de radiodifusión. Se sabe que existen dos modos conocidos para el estándar de DVB-T que se conocen como el modo de 2k y el modo de 8k. El modo de 2k proporciona 2048 sub-portadoras mientras que el modo de 8k proporciona 8192 sub-portadoras. De manera similar, se ha proporcionado para el estándar de Radiodifusión Portátil de Video Digital (DVB-H) un modo de 4k, en el que número de sub-portadoras es de 4096.

Esquemas de codificación de corrección de error, tal como codificación LDPC/BCH, que han sido propuestos para el DVB-T2, se comportan mejor cuando el ruido y la degradación de los valores de símbolo resultantes de la comunicación están sin relacionar. Los canales de radiodifusión terrestre pueden adolecer de desvanecimiento correlacionado en los dominios tanto del tiempo como de la frecuencia. Como tales, separando bits de datos codificados en diferentes señales de sub-portadora del símbolo de OFMD tanto como sea posible, el rendimiento de los esquemas de codificación de corrección de error se puede incrementar.

Con el fin de mejorar la integridad de los datos comunicados utilizando DVB-T o DVB-H, se conoce el hecho de proporcionar un intercalador de símbolo a efectos de intercalar símbolos de datos de entrada según son mapeados tales símbolos sobre las señales de sub-portadora de un símbolo de OFMD. Para el modo de 2k y el modo de 8k, se ha divulgado una disposición en el estándar de DVB-T para generar las direcciones que efectúen el mapeo. De igual modo, para el modo de 4k del estándar de DVB-H, se ha proporcionado una disposición para generar direcciones para mapeo, y un generador de dirección para implementar este mapeo ha sido divulgado en la solicitud de patente europea nº 04251667.4. El generador de dirección comprende un registro de desplazamiento de retroalimentación lineal que es operable para generar una secuencia de bits pseudo aleatoria y un circuito de permutación. El circuito de permutación permuta el orden del contenido del registro de desplazamiento de retroalimentación lineal con el fin de generar una dirección. La dirección proporciona una indicación de una posición de memoria de la memoria de intercalador para escribir el símbolo de dato de entrada en, o leer el símbolo de dato de entrada desde, la memoria de intercalador para el mapeado sobre una señal de sub-portadora del símbolo de OFMD. De forma similar, un generador de dirección del receptor está dispuesto para generar direcciones de la memoria de intercalador para escribir los símbolos de datos recibidos en, o leer los símbolos de datos que salen desde, la memoria de intercalador para formar una corriente de símbolos de salida.

El documento EP 1463255 divulga un intercalador para mapear símbolos de datos sobre las sub-portadoras de un símbolo de OFDM. El intercalador incluye un intercalador y un generador de dirección. El intercalador introduce por lectura el número predeterminado de símbolos de datos en la memoria de intercalador y extrae por lectura los símbolos de datos sobre las sub-portadoras del símbolo de OFDM, siendo el orden de salida por lectura diferente del orden de entrada por lectura, lo que se determina a partir de un conjunto de direcciones con el efecto de que los símbolos de datos sean intercalados. El conjunto de direcciones que son generadas por el generador de dirección puede proporcionar intercalación para un transmisor o un receptor de DVB de modo 4k.

El documento US 6.353.900 divulga un intercalador que incluye un generador de dirección para generar una dirección de una memoria de intercalador utilizando un generador de número pseudo-aleatorio. Los datos se 55 escriben en la memoria de intercalador en un orden secuencial y a continuación son extraídos por lectura desde el generador de dirección utilizando direcciones especificadas por el generador de dirección.

De acuerdo con un desarrollo adicional del estándar de Radiodifusión de Video Digital Terrestre, conocido como CVB-T2, existe un deseo de mejorar la comunicación de bits de datos, y más en particular de proporcionar una disposición mejorada para intercalar bits de datos codificados con códigos LDPC y símbolos de datos sobre las señales de sub-portadora de símbolos de OFDM.

Sumario de la invención 65 De acuerdo con la presente invención, se proporciona un transmisor para comunicar bits de datos por medio de un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencia Ortogonal (OFDM) . El transmisor comprende un intercalador de paridad operable para realizar intercalación de paridad sobre bits de datos codificados de Comprobación de Paridad de Baja Densidad (LDPC) obtenidos al realizar codificación de LDPC de acuerdo con una matriz de comprobación de paridad de un código de LPDC, que incluye una matriz de paridad correspondiente a bits de paridad del código de LPDC, teniendo la matriz de paridad una estructura de forma gradual, de modo que un bit de paridad del código de LPDC se intercala en una posición de bit de paridad diferente. Una unidad de mapeo realiza el mapeo de los bits de paridad intercalados sobre símbolos de datos correspondientes a símbolos de modulación de un esquema de modulación de las señales de sub-portadora de OFDM. Un intercalador de símbolo se encuentra dispuesto durante el funcionamiento de modo que lee en una memoria de intercalador de símbolo el número predeterminado de símbolos de datos para mapear en las señales de sub-portadora de OFDM, y para extraer por lectura de la memoria de intercalador de símbolo los símbolos de datos para que las sub-portadoras de OFDM efectúen el mapeo, siendo la salida por lectura en un orden diferente que la entrada por lectura, estando el orden determinado a partir de un conjunto de direcciones, con el efecto de que los símbolos de datos son intercalados en las señales de sub-portadora.

Un generador de dirección es operable para generar el conjunto de direcciones, siendo generada una dirección para que cada uno de los símbolos de datos indique una de las señales de sub-portadora sobre la que el símbolo de datos ha de ser mapeado, comprendiendo el generador de dirección:

un registro de desplazamiento de retroalimentación lineal que incluye un número predeterminado de niveles de registro y que es operable para generar una secuencia de bits pseudo-aleatoria de acuerdo con un polinomio generador;

un circuito de permutación operable para recibir el contenido de los niveles de registro de desplazamiento y para permutar los bits presentes en los niveles de registro de acuerdo con un código de permutación para formar una dirección de una de las sub-portadoras de OFDM, y

una unidad de control operable en combinación con un circuito de comprobación de dirección para regenerar una dirección cuando una dirección generada exceda de una dirección válida máxima predeterminada.

En un ejemplo, en el que el símbolo de OFDM se genera de acuerdo con un modo de 32k, la dirección válida máxima predeterminada es de aproximadamente treinta y dos mil, el registro de desplazamiento de retroalimentación lineal tiene catorce niveles de registro con un polinomio generador para el registro de desplazamiento de retroalimentación lineal que es R’i[13] = R’i-1[0] ! R’i-1[1] ! R’i-1[2] ! R’i-1[12], y el código de permutación forma, con un bit adicional, una dirección Ri[n] de quince bits para el símbolo de datos iésimo a partir del

bit presente en el nivel de registro nésimo R’ i[n] de acuerdo con la tabla:

Posiciones de bit R’i 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Posiciones de bit Ri 6 5 0 10 8 1 11 12 2 9 4 3 13 7

En otros modos, la dirección válida máxima, el número de niveles del registro de desplazamiento de retroalimentación lineal, el polinomio generador y el código de permutación pueden ser adaptados de acuerdo con el número predeterminado de señales de sub-portadora por símbolo de OFDM en cada modo.

Las realizaciones de la presente invención incluyen un intercalador de... [Seguir leyendo]

1. Un transmisor para comunicar bits de datos a través de un número predeterminado de señales de sub-portadora de un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD) , comprendiendo el transmisor:

un intercalador (22, 23) de paridad, operable para realizar intercalación de paridad sobre bits de datos codificados por Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación de LDPC de los bits de datos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz de paridad correspondiente a bits de paridad de un código de LDPC, teniendo la matriz de paridad una estructura gradual, de modo que un bit de paridad de los bits de datos codificados por LDPC es intercalado en una posición de bit de paridad diferente,

una unidad (26) de mapeo para mapear bits intercalados de paridad sobre símbolos de datos correspondientes a símbolos de modulación de un esquema de modulación de las señales de sub-portadora de OFMD,

un intercalador (33) de símbolo dispuesto en operación para entrada por lectura en una memoria (100) de intercalador de símbolo del número predeterminado de símbolos de datos para mapeo sobre las señales de subportadora de OFMD, y para salida por lectura desde la memoria (100) de intercalador de símbolo de los símbolos de datos para que las sub-portadoras de OFMD efectúen el mapeo, siendo la salida por lectura en un orden diferente al de la entrada por lectura, siendo determinado el orden desde un conjunto de direcciones, con el efecto de que los símbolos de datos son intercalados en las señales de sub-portadora del símbolo de OFDM,

un generador (102) de dirección operable para generar el conjunto de direcciones, siendo generada una dirección por cada uno de los símbolos de entrada para indicar una de las señales de sub-portadora sobre la que va a ser

mapeado el símbolo de datos, comprendiendo el generador (102) de dirección:

un registro (200) de desplazamiento de retroalimentación lineal, que incluye un número predeterminado de niveles de registro y que es operable para generar una secuencia de bit pseudo-aletoria de acuerdo con un polinomio generador,

un circuito (210) de permutación operable para recibir el contenido de los niveles del registro de desplazamiento y para permutar los bits presentes en los niveles de registro de acuerdo con un código de permutación para formar una dirección de una de las sub-portadoras de OFMD, y

una unidad (224) de control operable en combinación con un circuito (210) de comprobación de dirección para regenerar una dirección cuando una dirección generada exceda de una dirección válida máxima predeterminada;

en el que:

la dirección válida máxima predeterminada es aproximadamente treinta y dos mil,

el registro (200) de desplazamiento de retroalimentación lineal tiene catorce niveles de registro con un polinomio generador para el registro de desplazamiento de retroalimentación lineal de R’i[13] = R’i-1[0] ! R’i-1[1] ! R’i-1[2] ! R’i1[12], y el código de permutación forma, con un bit adicional, una dirección de quince bits Ri[n] para el símbolo de 45 datos iésimo del bit presente en el nivel de registro nésimo de acuerdo con la tabla:

posiciones de bit R’i 13 12 11 10 9 8 7 6 5 4 3 2 1 0

posiciones de bit Ri 6 5 0 10 8 1 11 12 2 9 4 3 13 7

2. Un transmisor según la reivindicación 1, en el que, cuando un número M de bits de paridad del código de LDPC es un valor no primo, P y q son dos divisores, excluyendo 1 y M, del número de bits de paridad M de tal modo que el producto de los dos divisores P y q es igual al número de bits de paridad M, K es un número de bits de información del código de LDPC, x es un número entero igual o mayor que 0 y menor que P, e y es un número entero igual o mayor que 0 y menor que q, entonces el intercalador de paridad intercala un bit de código entre bits de paridad, incluyendo bits de código (K + 1) ésimo a (K + M) ésimo del código de LDPC, en una posición de bit de código (K + Py + x

+ 1) ésimo .

3. Un transmisor según la reivindicación 1 ó 2, que comprende:

un permutador (24) para realizar, cuando dos o más bits de código de los bits de datos codificados de LDPC son transmitidos como uno de los símbolos de datos, un proceso de permutación sobre los bits de datos codificados de LDPC intercalados de paridad, para permutar los datos codificados de LDPC intercalados de paridad de modo que una pluralidad de bits de código correspondientes a un valor de 1 en una fila arbitraria de la matriz de comprobación de paridad no sean incorporados en el mismo símbolo de datos.

4. Un transmisor según la reivindicación 3, en el que la matriz de comprobación de paridad del código de LDPC incluye una matriz de información correspondiente a bits de información del código de LDPC, teniendo la matriz de información una estructura cíclica; y, cuando los bits de datos codificados de LDPC son escritos en una memoria (31) de intercalador de bit, en la que los bits codificados de cada código de LDPC están almacenados en direcciones de fila y de columna, en la dirección de columna y son leídos a continuación desde la memoria (31) de intercalador de bit en la dirección de fila para constituir un símbolo, el permutador (24) realiza intercalación por giro de columna de modo que el proceso de permutación cambie una posición de inicio de escritura en la que los bits codificados del código de LDPC empiezan a ser escritos en la dirección de columna de cada columna de la memoria de intercalador de bit.

5. Un transmisor según la reivindicación 4, en el que mediante permutación de columna correspondiente a la intercalación de paridad, la matriz de paridad de la matriz de comprobación de paridad del código de LDPC es convertida en una estructura pseudo-cíclica de tal modo que una porción de la matriz de paridad, excluyendo una parte específica de la matriz de paridad, tenga una estructura cíclica.

1.

6. Un transmisor según la reivindicación 5, en el que, cuando m bits de datos codificados de LDPC constituyen un símbolo, el código de LDPC tiene una longitud de código de N bits, y b es un número entero positivo, entonces la memoria (31) de intercalador de bit almacena mb bits en la dirección de fila y almacena N/mb bits en la dirección de columna, los bits de datos codificados de LDPC son escritos en la memoria (31) de intercalador de bit en la dirección de columna y son leídos desde la memoria (31) de intercalador de bit en la dirección de fila, y mb datos codificados leídos desde la memoria (31) de intercalador de bit en la dirección de fila constituyen b símbolos.

7. Una transmisor según cualquier reivindicación anterior, en el que el símbolo de OFMD incluye sub-portadoras piloto que están dispuestas para portar símbolos conocidos, y la dirección válida máxima predeterminada depende de un número de símbolos de sub-portadora piloto presentes en el símbolo de OFMD.

8. Un transmisor según cualquier reivindicación anterior, incluyendo el transmisor:

un codificador de Comprobación de Paridad de Baja Densidad (LDPC) dispuesto en operación para codificar los bits de datos de LDPC de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz de paridad correspondiente a bits de paridad del código de LDPC, teniendo la matriz de paridad una estructura gradual.

9. Un transmisor según la reivindicación 8, en el que e transmisor está dispuesto en operación para transmitir datos de acuerdo con un estándar de Radiodifusión de Vídeo Digital tal como el estándar de Radiodifusión de Video Digital Terrestre, el estándar de Radiodifusión Portátil de Video Digital, el estándar de Radiodifusión de Video Digital Terrestre2, o el estándar de Radiodifusión de Video Digital por Cable2.

10. Un método de comunicación de bits de datos a través de un número predeterminado de señales de subportadora de un símbolo Multiplexado por División de Frecuencia Ortogonal (OFDM) , comprendiendo el método:

intercalación de paridad de bits de datos codificados de Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante realización de codificación de LDPC de los bits de datos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz de paridad correspondiente a bits de 45 paridad de un código de LDPC, teniendo la matriz de paridad una estructura gradual, de modo que un bit de paridad del código de LDPC es intercalado en una posición de bit de paridad diferente,

mapeo de los bits de paridad intercalados sobre símbolos de datos correspondientes a símbolos de modulación de un esquema de modulación de las señales de sub-portadora de OFMD,

entrada por lectura en una memoria (100) de intercalador de símbolo del número predeterminado de símbolos de datos para mapeo sobre las señales de sub-portadora de OFMD,

salida por lectura desde la memoria (100) de intercalador de símbolo de los símbolos de datos para que las sub

portadoras de OFDM efectúen el mapeo, siendo la salida por lectura en un orden diferente al de la entrada por lectura, estando el orden determinado a partir de un conjunto de direcciones, con el efecto de que los símbolos de datos son intercalados en las señales de portadora,

generación del conjunto de direcciones, siendo generada una dirección por cada uno de los símbolos de entrada para indicar una de las señales de sub-portadora sobre la que el símbolo de datos va a ser mapeado, comprendiendo la generación del conjunto de direcciones:

utilización de un registro (200) de desplazamiento de retroalimentación lineal que incluye un número predeterminado de niveles de registro para generar una secuencia de bit pseudo-aleatoria de acuerdo con un polinomio generador,

utilización de un circuito (210) de permutación operable para recibir el contenido de los niveles de registro para permutar los bits presentes en los niveles de registro de acuerdo con un código de permutación para formar una dirección, y

re-generación de una dirección cuando una dirección generada exceda una dirección válida máxima 5 predeterminada;

caracterizado porque:

la dirección válida máxima predeterminada es aproximadamente treinta y dos mil,

el registro de desplazamiento de retroalimentación lineal tiene catorce niveles de registro con un polinomio generador para el registro de desplazamiento de retroalimentación lineal de R’i[13] = R’i-1[0] ! R’i-1[1] ! R’i-1[2] ! R’i1[12], y el código de permutación forma, con un bit adicional, una dirección de quince bits Ri[n] para el símbolo de datos iésimo del bit presente en el nivel de registro nésimo de acuerdo con la tabla:

posiciones de bit R’i 13 12 11 10 9 8 7 6 5 4 3 2 1 0

posiciones de bit Ri 6 5 0 10 8 1 11 12 2 9 4 3 13 7

11. Un método según la reivindicación 10, en el que, cuando un número de bits de paridad M del código de LDPC es un valor no primo, P y q son dos divisores, excluyendo 1 y M, del número de bits de paridad M, de tal modo que el producto de los dos divisores de los dos divisores P y q es igual al número de bits de paridad M, K es un número de bits de información del código de LDPC, x es un número entero igual o mayor que 0 y menor que P, e y es un número entero igual o mayor que 0 y menor que q, entonces la intercalación de paridad incluye intercalar un bit de código (K + qx + y + 1) ésimo entre bits de paridad, incluyendo los bits de código (K + 1) ésimo a (K + M) ésimo del código de LDPC, en una posición de bit de código (K + Py + x + 1) ésimo.

12. Un método según la reivindicación 11, que comprende:

permutar, cuando dos o más bits codificados de los bits de datos codificados de LDPC son transmitidos como uno de los símbolos de datos, los bits de datos codificados de los bits de datos codificados de LDPC intercalados de paridad, de modo que una pluralidad de bits de datos codificados correspondientes a un valor de 1 de una fila arbitraria de la matriz de comprobación de paridad no sean incorporados en el mismo símbolo de datos.

13. Un método según la reivindicación 12, en el que la matriz de comprobación de paridad del código de LDPC incluye una matriz de información correspondiente a bits de información del código de LDPC, teniendo la matriz de información una estructura cíclica; y cuando bits de datos codificados del código de LDPC son escritos en una memoria (31) de intercalador de bit, en la que los bits codificados de cada código de LDPC son almacenados en direcciones de fila y de columna, en la dirección de columna y son leídos a continuación desde la memoria (31) de intercalador de bit en la dirección de fila para constituir un símbolo, y la permutación incluye intercalación por giro de columna para cambiar una posición de inicio de escritura en la que los bits de datos codificados del código de LDPC empiezan a ser escritos en la dirección de columna de cada columna de la memoria (31) de intercalador de bit.

14. Un método según la reivindicación 13, en el que la intercalación por giro de columna incluye permutar por medio de permutación de columna correspondiente de la intercalación de paridad, la matriz de paridad de la matriz de comprobación de paridad del código de LDPC en una estructura pseudo-aleatoria de tal modo que una porción de la matriz de paridad, excluyendo una parte específica de la matriz de paridad, tenga una estructura cíclica.

4.

15. Un método según la reivindicación 14, en el que, cuando m bits de datos codificados del código de LDPC constituyen un símbolo, el código de LDPC tiene una longitud de código de N bits, y b es un número entero positivo, entonces el almacenamiento en la memoria (31) de intercalador de bit incluye almacenar mb bits en la dirección de fila y N/mb bits en la dirección de columna, escribir los bits codificados de LDPC en la memoria (31) de intercalador de bit en la dirección de columna, y extraer por lectura desde la memoria de intercalador de bit en la dirección de fila, y leer mb bits de datos codificados desde la memoria (31) de intercalador de bit en la dirección de fila para constituir b de los símbolos de datos.

16. Un método según cualquiera de las reivindicaciones 10 a 15, en el que el símbolo de OFDM incluye sub

portadoras piloto, las cuales están dispuestas para portar símbolos conocidos, y la dirección válida máxima predeterminada depende del número de símbolos de sub-portadora piloto presentes en el símbolo de OFDM.

17. Un método según cualquiera de las reivindicaciones 10 a 16, incluyendo el método:

codificación de LDPC de los bits de datos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz de paridad correspondiente a bits de paridad del código de LDPC, teniendo la matriz de paridad una estructura gradual.

18. Un método según la reivindicación 17, que comprende transmitir los símbolos de datos sobre símbolos de OFDM modulados de acuerdo con un estándar de Radiodifusión de Vídeo Digital tal como el estándar de Radiodifusión de Video Digital Terrestre, el estándar de Radiodifusión Portátil de Video Digital, el estándar de Radiodifusión de Video Digital Terrestre 2, o el estándar de Radiodifusión de Video Digital por Cable 2.