Método y aparato de separación y de síntesis de señales.

Un aparato para separar una señal asíncrona, aplicable a una Red de Transporte Óptico,

OTN, que comprende: un primer módulo, configurado para memorizar, en función de una secuencia de tramas, una señal asíncrona a separar y un segundo módulo, configurado para gestionar el primer módulo para memorizar la señal asíncrona a separar y para enviar n tramas de datos respectivamente en n canales en paralelo, cada vez que n tramas de datos se hayan memorizado, en donde n es una relación de un nivel de tasa de la señal asíncrona antes de la separación a un nivel de tasa de la señal asíncrona después de la separación;

caracterizado por cuanto que el primer módulo comprende:

2n memorias del tipo `Primero en entrar primero en salir' (FIFO) en dos grupos, comprendiendo cada grupo n memorias FIFO y cada memoria FIFO almacenando una trama de datos cada vez y el segundo módulo que comprende:

un módulo de frecuencia dividida por n, configurado para reducir una frecuencia de una señal de reloj de entrada a 1/n de la frecuencia de la señal de reloj a la entrada, así como para enviar una señal de reloj a la salida con una frecuencia de 1/n de la frecuencia de la señal de reloj a la entrada;

un módulo de generación de dirección de escritura, configurado para gestionar una operación de escritura de cada memoria FIFO para memorizar las n tramas de datos de la señal asíncrona en función de la secuencia de tramas y un módulo de generación de dirección de lectura, configurado para gestionar una operación de lectura de cada memoria FIFO para enviar n tramas de datos respectivamente en n canales en paralelo cada vez que se hayan memorizado n tramas de datos; en donde el módulo de generación de dirección de escritura está configurado para generar una señal de control de dirección de escritura y una señal de control de validación de escritura en función de la frecuencia de la señal de reloj a la entrada, para aplicar la señal de control de dirección de escritura y la señal de control de validación de escritura a cada memoria FIFO así como para gestionar la señal asíncrona para que sea escrita en serie en un grupo de memorias FIFO en función de la secuencia de tramas y el módulo de generación de dirección de lectura está configurado para recibir la señal de reloj a la salida procedente del módulo de frecuencia dividida por n, para generar una señal de control de dirección de lectura y una señal de control de validación de lectura en función de la señal de reloj a la salida así como para enviar la señal de control de dirección de lectura y la señal de control de validación de lectura a cada memoria FIFO y para gestionar n tramas de datos en el otro grupo de memorias FIFO a leer en paralelo.

Método y aparato de separación y de síntesis de señales Campo de la invención

La presente invención se refiere a una técnica para procesar una señal asincrona y más en particular, a un método y aparato para separar una señal asincrona y un método y aparato para sintetizar señales.

Antecedentes de la invención

La técnica de Jerarquía de Transporte Óptico (OTH) es una nueva generación de jerarquía del transporte desarrollada después de la Jerarquía Digital Síncrona (SDH)/Red Óptica Síncrona (SONET). Para la transferencia de los datos en la jerarquía OTH, el Sector de Normalización de las Telecomunicaciones de la Unión Internacional de Telecomunicaciones (ITU-T), en su recomendación G.79, ha definido señales para realizar diferentes funciones, tales como una Unidad de Datos de Canal Óptico (ODU) como una señal de conexión, Unidad de Transporte de Canal Óptico (OTU) como una señal de transporte, Unidad de Carga Útil de Canal Óptico (OPU) y Grupo de Unidades Tributarias de Datos de Canal Óptico (ODTUG).

El formato de trama de ODUk se ¡lustra en la Figura 1, en donde k = 1, 2, 3, ODUk tiene 4 x 3824 = 1632 bytes en total. El área en las Columnas 1-14 de la fila 1 es el área reservada para la Alineación de Tramas (FA) y para la Sobrecarga de OTUk (OTUk OH). El área en las Columnas 1-14 de las fiabilidades 2-4 es el área de ODUk OH y la otra área en las filas 15-3824 es el área de OPUk, que tiene 4 x 381 bytes. Los bytes 1-6 de la trama de ODUk son bytes de FA.

ODUk puede adaptarse a OTUk mediante un mapeado de puesta en correspondencia y la adaptación del formato de trama de ODUk a OTUk se ilustra en la Figura 2. Mediante el relleno del área de FA con bytes FA y el área de OTUk OH con los bytes de sobrecarga de OTUk y mediante la adición de Columnas 3825-48 (4 x 256 bytes) que se rellena con el código de Reed-Solomon (RS) de Corrección de Errores Hacia Delante (FEC) de OTUk, se obtiene la trama de OTUk. La trama de OTUk tiene 4 x 48 = 15296 bytes en total y los 1-6 bytes son bytes de Alineación de Tramas.

La tasa binaria de ODUk (k = 1, 2, 3) como una señal de conexión a tres niveles se calcula como sigue:

ODU1: 239/238x2.48832 Gbps = 2.498775126 Gbps;

ODU2: 239/237 x 9.95328 Gbps = 1.37273924 Gbps;

ODU3: 239/236 x 389.81312 Gbps = 4.319218983 Gbps.

Dicho de otro modo, la tasa binaria de ODUk (k = 1, 2, 3) se calcula sobre la base de la fórmula de 239/(239-k) x "tasa binaria del Modo de Transferencia Síncrona de Orden n (STM-N)".

La tasa binaria de OTUk (k = 1, 2, 3) como una señal de transporte a tres niveles se calcula como sigue:

OTU1: 255/238 x 2.48832 Gbps = 2.6665714285714 Gbps;

OTU2: 255/237 x 9.95328 Gbps = 1.792553164557 Gbps;

OTU3: 255/236 x 39.81312 Gbps = 43.18413559322 Gbps.

Dicho de otro modo, la tasa binaria de OTUk (k = 1, 2, 3) se calcula sobre la base de la fórmula de 255/(239-k) x "tasas binaria de STM-N".

Sin embargo, las tecnologías de transporte de señales existentes a través de un dispositivo de punto de cruce y red central, no suelen poder soportar el transporte de señales en serie tales como la señal de alta tasa binaria ODU2/OTU2 o ODU3/OTU3. A modo de ejemplo, actualmente, para el dispositivo de punto de cruce asincrono, aplicado desde hace tiempo en este sector, la tasa binaria de su puerto es de hasta 3.6 Gbps, lo que solamente puede soportar la función de conmutación asincrona de la señal en serie ODU1.

La señal de OTU2/ODU2, a un nivel de tasa binaria de 1 Gbps suele dividirse en señales paralelas de 4 bits y la señal OTU3/ODU3, a una tasa binaria del orden de 4 Gbps, se suele dividir en señales paralelas de 16 bits. El procesamiento de tramas de las señales paralelas divididas debe realizarse también para garantizar que se pueden sintetizar las señales paralelas así separadas para obtener la señal origen mediante alineación de tramas.

Actualmente, antes de su transporte, la trama de OTN se separa en 4 canales con 16 bytes en cada bloque. La

Figura 3 es un diagrama esquemático que ilustra cómo la trama de OTU2 se separa en la OTN. Según se ¡lustra en la Figura 3, la zona sombreada con líneas sesgadas es el área de la cabecera de trama que incluye a ODUk FA. La trama de OTU2 se suele separar en 4 canales directamente en la secuencia de bytes, esto es, bytes 1-48 para el canal 1, bytes 481-816 para el canal 2, bytes 8161-1224 para el canal 3, bytes 12241-1632 para el canal 4. Según se ¡lustra en la Figura 3a, el área de cabecera de trama está en el canal 1. Por lo tanto, no se puede poner en práctica la alineación de tramas y obtener la señal origen mediante operaciones de restauración y sintetización. Para la finalidad de resolver este problema, según se ¡lustra en la Figura 3b, las secuencias de canales se ajustan al principio de las tramas separadas 2, 3 y 4, de modo que las cabeceras de tramas puedan situarse en los canales 2, 3 y 4, respectivamente. Por lo tanto, cada canal tiene un área de cabecera de trama para alineación de tramas y se puede realizar normalmente la alineación de tramas y la sintetización en el nodo colector.

En el método convencional para la separación, se requiere que cada trama pueda separarse en 2' canales y cada canal incluya bloques integrales, en donde "i" es un número natural. Para un cálculo del tamaño de una trama, suponiendo que el tamaño de la trama es F, el número de canales es C, el número de bloques incluidos en cada canal es B, un bloque incluye S bytes y siendo el bloque mayor que el área de trama, el tamaño de la trama F es igual a C X B X S, esto es, F = C X B X S.

Por lo tanto, existe un requisito para el tamaño de la trama según el método convencional. Con respecto al formato de trama de ODUk/OTUk, el área de alineación de tramas tiene 6 bytes y el tamaño mínimo de un bloque debe ser 6 bytes.

A modo de ejemplo, con respecto al formato de trama de OTU2 anterior, el tamaño de la trama de OTU2 es 1632 bytes; cuando la trama de OTU2 está separada en 4 canales (para el nivel de 1 Gbps, 4 canales se pueden procesar de forma conveniente), el tamaño de la trama de OTU2 es de 1632 = 6 bytes/bloque x 4 canales x 255, esto es, existen 255 bloques en cada canal después de que se separe una trama de OTU2.

Con respecto al formato de trama de ODU2, los bytes de OTU2 FA se establecen en la trama ODU2, en donde el área de FA es la zona sombreada e incluye 6 bytes. El tamaño de la trama de ODU3 es de 15296 bytes, que satisface la ecuación de 15296 = 16 bytes/bloque x 4 canales x 239, esto es, existen 239 bloques en cada canal después de que se separe una trama.

Con respecto al formato de trama de OTU3, el tamaño de la trama de OTU3 es 1632 bytes y la trama OTU3 se separa en 16 canales y el tamaño de la trama OTU3 satisface la expresión de 1632 = 16 bytes/bloque x 16 canales x 63.75, esto es, existente 63.75 bloques en cada canal después de que se separe una trama. Puesto que 63.75 no es un número entero, no se puede realizar la división de separación.

Con respecto al formato de trama de ODU3, el tamaño de la trama de ODU3 es 15296 bytes, la trama de ODU3 se separa en 16 canales y entonces, el tamaño de la trama de ODU2 satisface la expresión de 15296 = 16 bytes/bloque x 16 canales x 59.75, esto es, existen 59.75 bloques en cada canal después de que se separe una trama. Puesto que 59.75 no es un número entero, no se puede realizar la división de separación.

Puede deducirse que el método convencional anterior para la separación de canales no puede ser aplicable a algunos formatos de tramas en el sistema de OTN. Por lo tanto, la capacidad de procesamiento de señales del sistema de OTN no es suficientemente perfecta, lo que supone un Inconveniente operativo del sistema de OTN. En consecuencia, numerosas funciones del sistema de OTN no pueden realizarse en numerosos casos, tales como el caso del transporte y conmutación uniformes de varias señales.

La patente JP 62 195945A se refiere a un método para la transferencia de datos de baja velocidad a una línea de salida de alta velocidad memorlzando una vez datos procedentes de líneas de entrada plurales de baja velocidad y convirtiendo el grupo de datos dividido espaclalmente a líneas de entrada plurales en una serie de cadenas de datos. Los datos de transmisión 1-6 se Introducen a la entrada de un equipo de transmisión de datos 1 mientras se divide en líneas de entrada de baja velocidad 11-13, siendo 3 las líneas de transmisión de datos y memorizándose en una sección de almacenamiento 1 para su memorización temporal. Cuando los datos de una trama a enviarse se memorlzan en la sección de almacenamiento 1 siguiente, se comunica el final de la transmisión desde una sección... [Seguir leyendo]

1. Un aparato para separar una señal asincrona, aplicable a una Red de Transporte Óptico, OTN, que comprende:

un primer módulo, configurado para memorizar, en función de una secuencia de tramas, una señal asincrona a separar y

un segundo módulo, configurado para gestionar el primer módulo para memorizar la señal asincrona a separar y para enviar n tramas de datos respectivamente en n canales en paralelo, cada vez que n tramas de datos se hayan memorizado, en donde n es una relación de un nivel de tasa de la señal asincrona antes de la separación a un nivel de tasa de la señal asincrona después de la separación;

caracterizado por cuanto que

el primer módulo comprende:

2n memorias del tipo `Primero en entrar primero en salir (FIFO) en dos grupos, comprendiendo cada grupo n memorias FIFO y cada memoria FIFO almacenando una trama de datos cada vez y

el segundo módulo que comprende:

un módulo de frecuencia dividida por n, configurado para reducir una frecuencia de una señal de reloj de entrada a 1/n de la frecuencia de la señal de reloj a la entrada, así como para enviar una señal de reloj a la salida con una frecuencia de 1/n de la frecuencia de la señal de reloj a la entrada;

un módulo de generación de dirección de escritura, configurado para gestionar una operación de escritura de cada memoria FIFO para memorizar las n tramas de datos de la señal asincrona en función de la secuencia de tramas y

un módulo de generación de dirección de lectura, configurado para gestionar una operación de lectura de cada memoria FIFO para enviar n tramas de datos respectivamente en n canales en paralelo cada vez que se hayan memorizado n tramas de datos;

en donde el módulo de generación de dirección de escritura está configurado para generar una señal de control de dirección de escritura y una señal de control de validación de escritura en función de la frecuencia de la señal de reloj a la entrada, para aplicar la señal de control de dirección de escritura y la señal de control de validación de escritura a cada memoria FIFO así como para gestionar la señal asincrona para que sea escrita en serie en un grupo de memorias FIFO en función de la secuencia de tramas y

el módulo de generación de dirección de lectura está configurado para recibir la señal de reloj a la salida procedente del módulo de frecuencia dividida por n, para generar una señal de control de dirección de lectura y una señal de control de validación de lectura en función de la señal de reloj a la salida así como para enviar la señal de control de dirección de lectura y la señal de control de validación de lectura a cada memoria FIFO y para gestionar n tramas de datos en el otro grupo de memorias FIFO a leer en paralelo.

2. El aparato según la reivindicación 1, que comprende, además, un módulo de búsqueda de trama, configurado para:

realizar una búsqueda de trama para la señal asincrona,

enviar una señal de impulsos de trama y una señal de reloj asincrona asociada hacia el módulo de generación de dirección de escritura en respuesta a la realización de la búsqueda de trama para la señal asincrona,

enviar la señal de reloj asincrona asociada al módulo de frecuencia dividida por n, que reduce una frecuencia de la señal de reloj asincrona asociada a 1/n de la frecuencia de la señal de reloj asincrona asociada y para enviar la señal de reloj a la salida con una frecuencia de 1/n de la frecuencia de la señal de reloj asincrona asociada hacia el módulo de generación de dirección de lectura y

enviar la señal de impulsos de trama al módulo de generación de dirección de lectura;

en donde el módulo de generación de dirección de escritura está configurado para generar la señal de control de dirección de escritura y la señal de control de validación de escritura en función de la frecuencia de la señal de reloj asincrona asociada y de la señal de impulsos de trama y

el módulo de generación de dirección de lectura está configurado para generar la señal de control de dirección de lectura y la señal de control de validación de lectura en función de la señal de reloj a la salida y de la señal de impulsos de trama.

3. Un aparato para una sintetización de señales, aplicable a una Red de Transporte Óptico, OTN, que comprende:

un tercer módulo, configurado para alinear n canales de señales paralelas a sintetizar y para memorizar los n canales de las señales paralelas a sintetizar simultáneamente en función de la secuencia de tramas y

un cuarto módulo, configurado para gestionar el tercer módulo para memorizar los n canales de las señales paralelas a sintetizar simultáneamente y para enviar n canales de tramas en serie después de que una trama se memorice para cada uno de los n canales de las señales paralelas;

en donde n es una relación de un nivel de tasa de las señales paralelas después de que se hayan sintetizado con respecto a un nivel de tasa de las señales paralelas antes de ser sintetizas;

caracterizado por cuanto que

el tercer módulo comprende:

2n memorias del tipo de `Primero en entrar, primero en salir (FIFO) en dos grupos, comprendiendo cada grupo n memorias FIFO y cada memoria FIFO almacenando una trama de datos cada vez;

el cuarto módulo que comprende:

un módulo de frecuencia multiplicada por n, configurado para convertir una frecuencia de una señal de reloj a la entrada a n veces la frecuencia de la señal de reloj a la entrada y para enviar la señal de reloj a la salida con una frecuencia de n veces la frecuencia de la señal de reloj a la entrada;

un módulo de generación de dirección de escritura, configurado para gestionar una operación de escritura de cada memoria FIFO con el fin de memorizar los n canales de las señales paralelas a sintetizar simultáneamente y

un módulo de generación de dirección de lectura, configurado para gestionar una operación de lectura de cada memoria FIFO para enviar los n canales de tramas en serie después de que se memorice una trama para cada uno de los n canales de las señales paralelas;

en donde el módulo de generación de dirección de escritura está configurado para generar una señal de control de dirección de escritura y una señal de control de validación de escritura en función de la frecuencia de la señal de reloj a la entrada y para enviar la señal de control de dirección de escritura y la señal de control de validación de escritura a cada memoria FIFO y para gestionar los n canales de las señales paralelas a escribir simultáneamente en un grupo de memorias FIFO en paralelo en función de la secuencia de tramas y

el módulo de generación de dirección de lectura está configurado para recibir la señal de reloj a la salida procedente del módulo de frecuencia multiplicada por n, para generar una señal de control de dirección de lectura y una señal de control de validación de lectura en función de la señal de reloj a la salida y para enviar la señal de control de dirección de lectura y la señal de control de validación de lectura a cada memoria FIFO para gestionar el otro grupo de memorias FIFO para enviar los n canales de tramas en serie.

4. El aparato según la reivindicación 3, en donde el tercer módulo comprende, además, una unidad de alineación

de tramas, configurada para:

realizar una búsqueda de trama para cada canal de las señales paralelas para buscar las localizaciones de inicio de trama de los n canales de las señales paralelas,

alinear las localizaciones de inicio de trama de los n canales de las señales paralelas en una sola fase de trama,

enviar a las 2n memorias FIFO los n canales de las señales paralelas después de la alineación y

enviar una señal de impulsos de trama de referencia al módulo de generación de dirección de escritura y al módulo de generación de dirección de lectura;

en donde el módulo de generación de dirección de escritura está configurado para generar la señal de control de dirección de escritura y la señal de control de validación de escritura en función de la frecuencia de la señal de reloj a la entrada y de la señal de impulsos de trama de referencia y

el módulo de generación de dirección de lectura está configurado para generar la señal de control de dirección de lectura y la señal de control de validación de lectura en función de la señal de reloj a la salida y de la señal de impulsos de trama de referencia.

5. El aparato según la reivindicación 4 que comprende, además:

una unidad de interfaz, configurada para realizar una restauración de reloj para n canales de señales paralelas para obtener señales de reloj y para seleccionar una de las señales de reloj como una señal de reloj de referencia y para enviar a la unidad de alineación de tramas la señal de reloj de referencia y las señales paralelas a alinear;

en donde la unidad de alineación de tramas alinea las señales paralelas en función de la señal de reloj de referencia y el módulo de frecuencia multiplicada por n convierte la frecuencia de la señal de reloj de referencia a n veces la frecuencia de la señal de reloj de referencia y envía la señal de reloj a la salida con una frecuencia de n veces la frecuencia de la señal de reloj de referencia al módulo de generación de dirección de escritura y hacia el módulo de generación de dirección de lectura.